放电等离子体推进火花能量控制系统的高速数据采集处理技术研究
| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 1 绪论 | 第8-13页 |
| ·等离子体推进与高速测量系统研究背景和研究意义 | 第8-9页 |
| ·放电等离子体推进技术研究背景与研究意义 | 第8页 |
| ·高速数据采集系统研究背景与研究意义 | 第8-9页 |
| ·高速数据采集系统研究现状 | 第9-11页 |
| ·DSP发展现状 | 第9-10页 |
| ·FPGA发展现状 | 第10页 |
| ·高速ADC和高速PCB设计发展现状 | 第10-11页 |
| ·论文主要工作和本文的组织结构 | 第11-13页 |
| 2 高速数据采集系统理论 | 第13-20页 |
| ·高速PCB电磁干扰 | 第13-16页 |
| ·电源噪声和地线噪声产生机理与消弱措施 | 第13-14页 |
| ·高速数字信号的反射噪声产生机理及削弱措施 | 第14-15页 |
| ·高速信号串扰产生机理及消弱措施 | 第15-16页 |
| ·ADC工作流程 | 第16-17页 |
| ·采样和保持 | 第16页 |
| ·量化与编码 | 第16-17页 |
| ·ADC主要类型 | 第17-20页 |
| ·并行比较ADC | 第17页 |
| ·逐次逼近ADC | 第17-18页 |
| ·积分型ADC | 第18页 |
| ·∑-△型ADC | 第18-20页 |
| 3 高速数据采集系统硬件电路设计 | 第20-36页 |
| ·高速数据采集系统硬件总体设计 | 第20-21页 |
| ·高速数据采集系统电源设计及完整性分析 | 第21-23页 |
| ·DSP模块硬件电路设计 | 第23-28页 |
| ·DSP启动(Boot)方式 | 第24-25页 |
| ·DSP调试电路设计 | 第25-26页 |
| ·EMIFA接口电路设计 | 第26-27页 |
| ·网络通讯模块设计 | 第27-28页 |
| ·FPGA模块硬件电路设计 | 第28-35页 |
| ·FPGA选型 | 第28-31页 |
| ·FPGA配置电路设计 | 第31-32页 |
| ·FPGA与DSP接口电路设计 | 第32-33页 |
| ·SDR SDRAM接口电路设计 | 第33页 |
| ·高速ADC硬件电路设计 | 第33-34页 |
| ·FPGA串口调试电路设计 | 第34-35页 |
| ·本章小结 | 第35-36页 |
| 4 高速数据采集系统软件设计 | 第36-57页 |
| ·FPGA软件设计流程 | 第36-37页 |
| ·FPGA控制总体设计 | 第37-38页 |
| ·PLL模块设计 | 第38-39页 |
| ·ADC模块与FIFO设计 | 第39-41页 |
| ·SDR SDRAM读写控制器设计 | 第41-48页 |
| ·SDR SDRAM(K4S281632)简介 | 第41-43页 |
| ·SDR SDRAM控制器总体设计 | 第43-45页 |
| ·SDR SDRAM命令接口模块设计 | 第45-46页 |
| ·SDR SDRAM命令实现模块设计 | 第46-48页 |
| ·SDR SDRAM数据流方向模块设计 | 第48页 |
| ·DSP接口模块设计 | 第48-49页 |
| ·串口测试模块设计 | 第49-51页 |
| ·DSP模块软件设计 | 第51-56页 |
| ·CCS集成开发环境简介 | 第51页 |
| ·DSP初始化 | 第51-53页 |
| ·EMIFA模块寄存器配置 | 第53-55页 |
| ·EMAC和MDIO模块寄存器配置 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 5 高速数据采集系统实验验证 | 第57-61页 |
| ·高速数据采集卡实物图 | 第57页 |
| ·Signal-Tap验证 | 第57-58页 |
| ·基于串口的示波器显示验证 | 第58-61页 |
| ·基于串口的示波器设计 | 第58-59页 |
| ·示波器波形显示 | 第59-61页 |
| 6 总结与展望 | 第61-63页 |
| ·总结 | 第61页 |
| ·展望 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-67页 |
| 附录A 数据采集卡电路原理图 | 第67-70页 |
| 附录B 数据采集卡实物图 | 第70页 |
