| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 课题研究背景 | 第15页 |
| 1.2 国内外研究现状 | 第15-17页 |
| 1.3 本文研究内容 | 第17-18页 |
| 1.4 本文章节安排 | 第18-19页 |
| 第二章 UVM验证方法学的研究 | 第19-33页 |
| 2.1 System Verilog简介 | 第19-20页 |
| 2.2 UVM验证概述 | 第20-21页 |
| 2.3 UVM验证平台 | 第21-24页 |
| 2.4 UVM中的关键机制 | 第24-30页 |
| 2.4.1 UVM中的Factory机制 | 第24-26页 |
| 2.4.2 UVM中的Phase机制 | 第26-27页 |
| 2.4.3 UVM中的Config_db机制 | 第27-28页 |
| 2.4.4 UVM中的Port机制 | 第28-29页 |
| 2.4.5 UVM中的Sequence机制 | 第29-30页 |
| 2.5 UVM中的寄存器模型 | 第30-31页 |
| 2.6 本章小结 | 第31-33页 |
| 第三章 FPGA逻辑电路功能分析与验证策略 | 第33-47页 |
| 3.1 FPGA逻辑电路结构及功能 | 第33-39页 |
| 3.2 电路测试点分解 | 第39-40页 |
| 3.3 验证思想策略 | 第40-45页 |
| 3.3.1 验证平台应具备的特性 | 第41-43页 |
| 3.3.2 功能验证结果分析 | 第43-44页 |
| 3.3.3 功能覆盖率导向 | 第44-45页 |
| 3.4 本章小结 | 第45-47页 |
| 第四章 FPGA逻辑电路验证平台的设计与实现 | 第47-69页 |
| 4.1 验证平台的总体架构 | 第47-52页 |
| 4.2 验证组件的实现 | 第52-64页 |
| 4.2.1 transaction的设计 | 第52-53页 |
| 4.2.2 virtual sequence的设计 | 第53-55页 |
| 4.2.3 真实sequencer的设计 | 第55页 |
| 4.2.4 driver的设计 | 第55-59页 |
| 4.2.5 monitor与scoreboard的设计 | 第59-60页 |
| 4.2.6 agent封装 | 第60-62页 |
| 4.2.7 功能覆盖率设置 | 第62页 |
| 4.2.8 env，base_test以及顶层搭建 | 第62-64页 |
| 4.3 RGM模型建立 | 第64-66页 |
| 4.4 断言的实现 | 第66-67页 |
| 4.5 本章小结 | 第67-69页 |
| 第五章 测试用例与仿真结果 | 第69-79页 |
| 5.1 验证环境 | 第69-71页 |
| 5.2 测试用例与验证结果 | 第71-77页 |
| 5.2.1 寄存器访问验证 | 第71-73页 |
| 5.2.2 RX_JESD204B接口验证 | 第73-75页 |
| 5.2.3 系统工作状态与解算结果验证 | 第75-77页 |
| 5.3 覆盖率分析 | 第77-78页 |
| 5.4 本章小结 | 第78-79页 |
| 第六章 总结与展望 | 第79-81页 |
| 6.1 总结 | 第79页 |
| 6.2 展望 | 第79-81页 |
| 参考文献 | 第81-83页 |
| 致谢 | 第83-85页 |
| 作者简介 | 第85-86页 |
