| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 课题背景及意义 | 第11-14页 |
| 1.1.1 基本函数 | 第11-12页 |
| 1.1.2 基本实现方法 | 第12-14页 |
| 1.1.3 课题来源 | 第14页 |
| 1.2 国内外研究现状 | 第14-16页 |
| 1.2.1 通用处理器实现基本函数 | 第14-15页 |
| 1.2.2 FPGA平台实现基本函数 | 第15页 |
| 1.2.3 SRT算法 | 第15页 |
| 1.2.4 CORDIC算法 | 第15-16页 |
| 1.2.5 数字迭代算法实现基本函数面临的挑战 | 第16页 |
| 1.3 本文的主要研究内容 | 第16-17页 |
| 1.4 本文的组织结构 | 第17-19页 |
| 第二章 统一的数字迭代基本函数计算模型与结构 | 第19-28页 |
| 2.1 SRT算法介绍 | 第19-21页 |
| 2.1.1 SRT算法原理 | 第19-20页 |
| 2.1.2 SRT算法特性分析 | 第20-21页 |
| 2.2 CORDIC算法介绍 | 第21-23页 |
| 2.2.1 CORDIC算法原理 | 第21-22页 |
| 2.2.2 CORDIC算法特性分析 | 第22-23页 |
| 2.3 统一的数字迭代算法基本函数模型 | 第23-27页 |
| 2.3.1 统一的基本函数计算模型 | 第23-25页 |
| 2.3.2 统一的基本函数并行加速模型 | 第25-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 基于余数和商预测的低延时并行SRT算法与实现 | 第28-45页 |
| 3.1 并行SRT算法 | 第28-33页 |
| 3.1.1 并行SRT算法的商选择函数 | 第28-31页 |
| 3.1.2 并行SRT算法的商数字存储技术 | 第31-32页 |
| 3.1.3 并行SRT算法的加法器输入F | 第32-33页 |
| 3.2 并行SRT除法 / 开方结构 | 第33-41页 |
| 3.2.1 操作数规格化 | 第33-34页 |
| 3.2.2 尾数处理 | 第34-40页 |
| 3.2.3 商的舍入与规格化 | 第40-41页 |
| 3.2.4 异常处理 | 第41页 |
| 3.3 功能验证与性能分析 | 第41-44页 |
| 3.3.1 功能验证 | 第41-42页 |
| 3.3.2 性能分析 | 第42-44页 |
| 3.4 本章小结 | 第44-45页 |
| 第四章 基于旋转方向预测的CORDIC算法及其FFT加速实现 | 第45-63页 |
| 4.1 基于旋转方向预测的CORDIC算法与分析 | 第45-48页 |
| 4.1.1 旋转方向预测和校正迭代 | 第45-47页 |
| 4.1.2 并行迭代 | 第47-48页 |
| 4.1.3 线性近似迭代 | 第48页 |
| 4.2 基于并行CORDIC算法的超越函数单元设计 | 第48-54页 |
| 4.2.1 预处理模块 | 第50-51页 |
| 4.2.2 CORDIC计算模块 | 第51-52页 |
| 4.2.3 后处理模块 | 第52页 |
| 4.2.4 功能验证和性能分析 | 第52-54页 |
| 4.3 基于并行CORDIC算法的FFT加速器设计与实现 | 第54-62页 |
| 4.3.1 FFT基本原理与算法分析 | 第54-56页 |
| 4.3.2 基于并行CORDIC算法的FFT加速器设计 | 第56-60页 |
| 4.3.3 FFT性能分析和比较 | 第60-62页 |
| 4.4 本章小结 | 第62-63页 |
| 第五章 结束语 | 第63-65页 |
| 5.1 论文工作总结 | 第63页 |
| 5.2 课题展望 | 第63-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-71页 |
| 作者在学期间取得的学术成果 | 第71页 |
