GPGPU并行模拟与低开销片上网络设计
| 摘要 | 第9-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第13-25页 |
| 1.1 研究背景 | 第13-20页 |
| 1.1.1 众核时代 | 第14-16页 |
| 1.1.2 体系结构软件模拟技术 | 第16-18页 |
| 1.1.3 功耗墙问题 | 第18-20页 |
| 1.2 国内外相关工作 | 第20-22页 |
| 1.2.1 体系结构软件模拟技术 | 第20-21页 |
| 1.2.2 片上网络 | 第21-22页 |
| 1.3 研究内容 | 第22-24页 |
| 1.3.1 主要研究内容 | 第22-23页 |
| 1.3.2 创新点 | 第23-24页 |
| 1.4 论文组织架构 | 第24-25页 |
| 第二章 CUDA编程模型与片上网络 | 第25-35页 |
| 2.1 CUDA编程模型 | 第25-27页 |
| 2.2 片上网络背景知识 | 第27-29页 |
| 2.3 GPGPU-sim介绍 | 第29-35页 |
| 第三章 GPGPU-sim并行化 | 第35-48页 |
| 3.1 Kernel内部并行模拟 | 第35-39页 |
| 3.1.1 Cluster并行模拟 | 第35-36页 |
| 3.1.2 执行驱动模拟并行化 | 第36-39页 |
| 3.2 Kernel之间并行模拟 | 第39-40页 |
| 3.3 实验与性能分析 | 第40-46页 |
| 3.3.1 实验环境 | 第40-41页 |
| 3.3.2 实验结果及分析 | 第41-46页 |
| 3.4 本章小结 | 第46-48页 |
| 第四章 GPGPU低开销片上网络设计 | 第48-68页 |
| 4.1 研究动机 | 第48-50页 |
| 4.2 无冲突Request网络设计 | 第50-56页 |
| 4.2.1 子网划分方案设计 | 第50-51页 |
| 4.2.2 令牌发包机制设计 | 第51-55页 |
| 4.2.3 背压网络设计 | 第55-56页 |
| 4.3 实验与性能分析 | 第56-66页 |
| 4.4 本章小结 | 第66-68页 |
| 第五章 总结与展望 | 第68-71页 |
| 5.1 总结 | 第68-69页 |
| 5.2 展望 | 第69-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-78页 |
| 作者在学期间取得的学术成果 | 第78页 |
