| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-18页 |
| 第一章 绪论 | 第18-22页 |
| 1.1 研究背景 | 第18页 |
| 1.2 三网融合的意义 | 第18-19页 |
| 1.3 高速信号及标准介绍 | 第19页 |
| 1.4 本文的主要工作 | 第19-22页 |
| 第二章 三网融合系统基带高速处理板总体设计方案 | 第22-32页 |
| 2.1 三网融合系统的整体框架设计 | 第22-25页 |
| 2.1.1 系统整体架构及设计要求介绍 | 第22-23页 |
| 2.1.2 Tuner板功能定义 | 第23-24页 |
| 2.1.3 解码板功能定义 | 第24页 |
| 2.1.4 控制板接 | 第24-25页 |
| 2.1.5 视频显示液晶屏接 | 第25页 |
| 2.1.6 电源模块接 | 第25页 |
| 2.2 基带处理硬件平台框架结构的选择 | 第25-32页 |
| 2.2.1 ARM部分架构 | 第26-28页 |
| 2.2.2 FPGA部分架构 | 第28-32页 |
| 第三章 基带高速处理板的ARM部分硬件设计 | 第32-48页 |
| 3.1 电源部分 | 第32-34页 |
| 3.2 时钟电路部分 | 第34-37页 |
| 3.3 复位电路部分 | 第37-38页 |
| 3.4 JTAG和ROM部分 | 第38-41页 |
| 3.4.1 JTAG部分 | 第38-39页 |
| 3.4.2 SD卡槽模块 | 第39-40页 |
| 3.4.3 FLASH模块 | 第40-41页 |
| 3.5 其他外围接.部分设计 | 第41-48页 |
| 3.5.1 DDR3 | 第41-43页 |
| 3.5.2 PCIe接 | 第43-45页 |
| 3.5.3 以太网接 | 第45-48页 |
| 第四章 基带高速处理板的FPGA部分硬件设计 | 第48-62页 |
| 4.1 电源部分 | 第48-52页 |
| 4.2 时钟部分 | 第52-53页 |
| 4.2.1 时钟网络 | 第52页 |
| 4.2.2 PLL | 第52-53页 |
| 4.3 配置电路部分 | 第53-57页 |
| 4.3.1 JTAG配置 | 第54-55页 |
| 4.3.2 FPP配置 | 第55-57页 |
| 4.4 DDR3部分 | 第57-59页 |
| 4.5 PCIe部分 | 第59-60页 |
| 4.6 Ethernet部分 | 第60-62页 |
| 第五章 基带高速处理板的PCB的设计及调试 | 第62-90页 |
| 5.1 基带处理硬件平台PCB设计 | 第62-72页 |
| 5.1.1 元器件封装的绘制 | 第62-63页 |
| 5.1.2 基带处理硬件平台的整体布局 | 第63-64页 |
| 5.1.3 PCB叠层的设计 | 第64-65页 |
| 5.1.4 PCB布线 | 第65页 |
| 5.1.5 高速信号的设计 | 第65-72页 |
| 5.2 硬件部分的调试步骤 | 第72-79页 |
| 5.2.1 调试前的准备工作 | 第72-73页 |
| 5.2.2 硬件调试步骤 | 第73-79页 |
| 5.3 ARM部分基于CCS的调试 | 第79-84页 |
| 5.3.1 Gel文件 | 第79-80页 |
| 5.3.2 基于CCS的调试 | 第80-84页 |
| 5.4 FPGA部分基于Quartus II的调试 | 第84-90页 |
| 5.4.1 FPP下载原理与方法 | 第84-86页 |
| 5.4.2 DDR3调试程序 | 第86-87页 |
| 5.4.3 PCIe调试程序及驱动 | 第87-90页 |
| 第六章 总结和展望 | 第90-92页 |
| 参考文献 | 第92-94页 |
| 致谢 | 第94-96页 |
| 作者简介 | 第96-97页 |
| 基本情况 | 第96页 |
| 教育背景 | 第96页 |
| 攻读硕士学位期间的研究成果 | 第96-97页 |