基于SMIC 0.18um CMOS工艺的GPS卫星授时专用芯片物理设计
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 引言 | 第10-13页 |
| 1.1 研究背景 | 第10-11页 |
| 1.2 论文的研究意义 | 第11-12页 |
| 1.3 论文的主要工作与结构安排 | 第12-13页 |
| 2 授时芯片电路结构及数字后端设计流程 | 第13-20页 |
| 2.1 GPS卫星授时电路 | 第13-14页 |
| 2.2 数字电路及其可测试性设计方法 | 第14-17页 |
| 2.2.1 数字芯片设计方法 | 第14-15页 |
| 2.2.2 后端设计流程 | 第15-17页 |
| 2.3 可测试性设计 | 第17-20页 |
| 2.3.1 可测试性设计的必要性 | 第17-18页 |
| 2.3.2 现有的可测试性设计方法 | 第18-20页 |
| 3 授时芯片DFT综合与Pre-STA | 第20-42页 |
| 3.1 可测试性逻辑综合 | 第20-37页 |
| 3.1.1 综合的概念 | 第20-23页 |
| 3.1.2 DFT综合介绍 | 第23-24页 |
| 3.1.3 本设计的DFT综合流程 | 第24-34页 |
| 3.1.4 可测试性综合结果分析 | 第34-37页 |
| 3.2 静态时序分析 | 第37-39页 |
| 3.2.1 静态时序分析的概念 | 第37页 |
| 3.2.2 Pre-STA过程与结果 | 第37-39页 |
| 3.3 测试覆盖率分析 | 第39-42页 |
| 4 授时芯片的P&R及流片测试 | 第42-65页 |
| 4.1 自动布局布线(P&R) | 第42-53页 |
| 4.1.1 设计的导入 | 第42-44页 |
| 4.1.2 Floorplan | 第44-47页 |
| 4.1.3 放置基本单元 | 第47-48页 |
| 4.1.4 插入时钟树 | 第48-49页 |
| 4.1.5 布局布线 | 第49-51页 |
| 4.1.6 检查并导出相关文件 | 第51-53页 |
| 4.2 Post-STA检查 | 第53-54页 |
| 4.3 形式验证 | 第54-58页 |
| 4.4 物理检查 | 第58-60页 |
| 4.5 芯片测试 | 第60-65页 |
| 4.5.1 芯片测试板设计 | 第60-63页 |
| 4.5.2 芯片测试结果 | 第63-65页 |
| 5 结论 | 第65-67页 |
| 参考文献 | 第67-70页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第70-72页 |
| 学位论文数据集 | 第72页 |
