基于时钟网络的低功耗物理设计方法研究与实现

【摘要】：随着集成电路领域工艺技术的进步,芯片中集成的晶体管数目大量增加,由此带来的功耗增长使得芯片稳定度下降,影响芯片的工作质量。因此如何降低功耗已经成为当前设计的关键。本文在分析芯片功耗来源的基础上,从构成时钟网络功耗的三个方面进行了低功耗设计的研究。首先从降低时钟频率的角度出发探讨了一种分频时钟的低功耗设计方法。利用低频时钟之间的数据交互,考虑到不同频率时钟的相位关系,使得数据交互路径达到高频的效果。将设计中必要的高频路径采用上述方法实现,其它路径保持在低频状态时,能够降低芯片的整体功耗。而且利用低频时钟间交互达到高频性能的路径所占比例越大,降低功耗的效果越明显。通过以实际工程项目ASIC DX芯片为实验对象,对采用正常工作频率条件下的芯片功耗与采用分频设计方法得到的芯片功耗进行比较分析,实验结果表明该设计方法能显著降低芯片功耗。其次针对时钟树综合阶段,从降低负载电容角度分别探讨了时钟树构建单元的选择及时钟网络拓扑结构的优化两种不同的设计方案。通过采用混合构建单元的使用与减小时钟树规模的思想对设计进行优化,实验结果表明该方法显著降低了整体功耗。最后针对时钟活跃率的控制,文章阐述了门控时钟技术的原理及利用门控时钟实现时钟分频功能的一种设计方法,在实际工程项目X-DSP中,对插入门控时钟单元前后的设计进行实验对比,实验结果表明,采用门控时钟及门控分频技术不仅能够使设计的动态功耗得到显著降低还有利于时钟网络的平衡。
【关键词】：低功耗 时钟网络 时钟分频 门控时钟
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TN402