| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 第一章 绪论 | 第8-18页 |
| ·高清晰数字电视概述 | 第8-9页 |
| ·DVB 系统和信道编码简介 | 第9-10页 |
| ·RS 码的发展及其趋势 | 第10页 |
| ·FPGA 设计流程简介 | 第10-12页 |
| ·ASIC 设计 | 第12-16页 |
| ·ASIC 的分类 | 第12页 |
| ·ASIC 与FPGA | 第12-13页 |
| ·ASIC 的设计流程 | 第13-16页 |
| ·ASIC 设计发展趋势 | 第16页 |
| ·课题研究的背景及意义 | 第16-17页 |
| ·本论文的主要内容及主要贡献 | 第17-18页 |
| 第二章 RS 码的相关代数理论和纠错码的基本理论 | 第18-24页 |
| ·RS 码的相关代数理论 | 第18-21页 |
| ·群的概念 | 第18页 |
| ·域的概念 | 第18页 |
| ·有限域的概念 | 第18-19页 |
| ·GF（2~M）中的加法和乘法 | 第19-20页 |
| ·有限域的本原多项式 | 第20-21页 |
| ·纠错码的基本理论 | 第21-24页 |
| ·循环码 | 第21-22页 |
| ·多元BCH 码 | 第22-23页 |
| ·RS 码 | 第23-24页 |
| 第三章 RS 编解码器的原理 | 第24-32页 |
| ·RS(204, 188)编码原理 | 第24页 |
| ·RS(204, 188)解码原理 | 第24-32页 |
| ·伴随式的计算 | 第25页 |
| ·错误位置多项式的求解 | 第25-29页 |
| ·利用钱氏（CHIEN）搜索求解错误位置 | 第29-30页 |
| ·利用FORNEY 算法计算错误值 | 第30页 |
| ·RS 解码过程的流水操作 | 第30-32页 |
| 第四章 基于IP 核的RS(204, 188)编解码器的电路设计 | 第32-44页 |
| ·IP 核的概述及其设计开发 | 第32-34页 |
| ·GF(2~8)域加法和乘法 | 第34-36页 |
| ·求逆器的设计 | 第36页 |
| ·基于IP 核的RS 编码器的逻辑电路设计 | 第36-37页 |
| ·基于IP 核的RS 解码器的设计 | 第37-44页 |
| ·伴随式的电路设计 | 第37-38页 |
| ·关键方程的求解 | 第38-41页 |
| ·钱氏(CHIEN)搜索法求解错误位置 | 第41-42页 |
| ·利用FORNEY 算法求解错误值 | 第42-44页 |
| 第五章 RS 编解码器的测试与FPGA 验证 | 第44-54页 |
| ·软件开发测试平台与测试环境的建立 | 第44-45页 |
| ·软件开发测试平台 | 第44页 |
| ·测试环境的建立 | 第44-45页 |
| ·RS 编码器的仿真与测试 | 第45页 |
| ·RS 解码器的仿真波形 | 第45-50页 |
| ·两个错误位置的解码仿真波形图 | 第45-48页 |
| ·四个错误位置纠错波形图 | 第48-49页 |
| ·八个错误位置纠错波形图 | 第49-50页 |
| ·基于IP 核的RS 解码器在DVB 系统中的封装 | 第50-51页 |
| ·RS 解码器的FPGA 实现 | 第51-53页 |
| ·RS 码的测试覆盖率的验证 | 第53页 |
| ·RS 解码器电路结构图 | 第53-54页 |
| 第六章 基于IP 核的ASIC 实现及面向综合和测试的ASIC 设计技巧 | 第54-62页 |
| ·基于IP 核的RS 解码器的ASIC 实现 | 第54页 |
| ·面向综合的电路设计ASIC 设计技巧 | 第54-62页 |
| ·综合的概念 | 第54-57页 |
| ·面向综合的ASIC 设计技巧 | 第57-60页 |
| ·面向测试的ASIC 设计技巧 | 第60-62页 |
| 第七章 总结与展望 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-68页 |
| 附录1：FPGA 部分综合报告 | 第68-70页 |
| 附录2：RS 译码器顶层模块电路图 | 第70-71页 |
| 附录3：RS 译码器核心子模块电路图 | 第71-72页 |
| 附录4：DC 综合出的部分时序报告 | 第72-73页 |
| 附录5：DC 综合出的部分功耗报告 | 第73-74页 |
| 附录6：攻读硕士学位期间公开发表的论文 | 第74页 |
