| 摘要 | 第1-8页 |
| ABSTRACT | 第8-17页 |
| 第一章 绪论 | 第17-31页 |
| ·课题的研究背景 | 第17-19页 |
| ·基于IP 核重用技术的SoC 设计与测试挑战 | 第19-28页 |
| ·基于IP 核重用技术的SoC 设计 | 第19-23页 |
| ·SoC 测试的复杂性与挑战性 | 第23-24页 |
| ·SoC 可测性设计研究现状与意义 | 第24-28页 |
| ·论文主要研究内容与贡献 | 第28-30页 |
| ·论文章节安排 | 第30-31页 |
| 第二章 双层次SoC 可测性设计方案 | 第31-58页 |
| ·SoC 可测性设计基础 | 第31-42页 |
| ·SoC 故障机理、故障模型 | 第31-33页 |
| ·IP 核可测性设计分析 | 第33-37页 |
| ·SoC 可测性设计基本原理 | 第37-42页 |
| ·SoC DFT 架构分析 | 第42-49页 |
| ·基于IEEE Std 1500 标准的Wrapper | 第42-46页 |
| ·专用测试总线型TAM 设计结构 | 第46-49页 |
| ·SoC 测试调度策略分析 | 第49-54页 |
| ·整数规划数学模型 | 第50-52页 |
| ·Bin-packing 问题 | 第52-54页 |
| ·双层次SoC 可测性设计方案提出 | 第54-57页 |
| ·小结 | 第57-58页 |
| 第三章 可重构SoC DFT 架构设计 | 第58-82页 |
| ·精简结构 Wrapper 的优化设计 | 第58-67页 |
| ·精简结构Wrapper 模型 | 第58-62页 |
| ·WSC 设计与成链规则 | 第62-65页 |
| ·WSC 测试时间 | 第65-67页 |
| ·通道化TAM 设计 | 第67-75页 |
| ·基本TAM 通道的定义 | 第68-72页 |
| ·多通道TAM 结构设计与IP 核测试时间 | 第72-75页 |
| ·可扩展型多IP 核并行测试控制器设计 | 第75-81页 |
| ·单IP 核测试控制单元电路 | 第75-78页 |
| ·多IP 核并行测试控制模式 | 第78-81页 |
| ·小结 | 第81-82页 |
| 第四章 TLB 测试调度策略制定 | 第82-107页 |
| ·TLB 测试调度策略与测试成本建模 | 第82-89页 |
| ·TLB 测试调度策略 | 第82-85页 |
| ·测试成本数学模型的建立 | 第85-89页 |
| ·SoC IP 核层均衡测试调度策略的数学建模与算法 | 第89-96页 |
| ·一般IP 核的整数规划数学模型 | 第89-93页 |
| ·特殊IP 核的ISC 交换算法 | 第93-96页 |
| ·SoC Top 层均衡测试调度策略的数学建模与算法 | 第96-106页 |
| ·IP 核TRB 集筛选 | 第96-98页 |
| ·多IP 核并行测试调度的数学模型与算法 | 第98-106页 |
| ·小结 | 第106-107页 |
| 第五章 基于ITC’02 国际SoC 基准电路的验证 | 第107-132页 |
| ·ITC’02 国际SoC 基准电路简介 | 第107-113页 |
| ·ISCAS’85 和ISCAS’89 | 第107-110页 |
| ·ITC’99 和ITC’02 | 第110-113页 |
| ·W *和TSoC*目标参考值的求解 | 第113-118页 |
| ·Φ(W)和Ψ(TSoC)输入参数的确定 | 第113-114页 |
| ·ITC’02 国际SoC 基准电路的W *和T_(SoC)*目标参考值 | 第114-118页 |
| ·SoC IP 核层均衡测试调度策略的验证 | 第118-125页 |
| ·特殊IP 核ISC 交换算法的求解验证 | 第118-123页 |
| ·整数规划数学模型与ISC 交换算法的求解速度验证 | 第123-125页 |
| ·SoC Top 层均衡测试调度策略的验证 | 第125-131页 |
| ·小结 | 第131-132页 |
| 第六章 总结 | 第132-135页 |
| ·课题的总结 | 第132-133页 |
| ·展望 | 第133-135页 |
| 参考文献 | 第135-147页 |
| 作者在攻读博士学位期间公开发表的论文 | 第147-149页 |
| 作者在攻读博士学位期间获授权与申请的专利 | 第149-150页 |
| 作者在攻读博士学位期间主持和参与的科研项目 | 第150-151页 |
| 致谢 | 第151-152页 |
