基于异构FPGA的行为综合研究

摘要	第1-4页
Abstract	第4-7页
第一章 绪论	第7-11页
·引言	第7-8页
·课题来源	第8-9页
·FPGA的应用及行为综合研究现状	第9-10页
·工作概要及章节安排	第10-11页
第二章 行为综合基础	第11-33页
·FPGA的基本结构及开发流程	第11-17页
·FPGA的基本结构	第11-12页
·异构FPGA的基本结构	第12-15页
·FPGA开发的基本流程	第15-17页
·与行为综合相关的文件格式	第17-32页
·伯克利逻辑交互格式(BLIF)	第18-27页
·综合与验证交互格式(BLIF-MV)	第27-32页
·本章小结	第32-33页
第三章 异构FPGA行为综合研究	第33-53页
·同构FPGA行为综合分析	第33-43页
·可综合的Verilog子集	第34-35页
·可综合子集的基本结构和一些扩展	第35-39页
·编译器选项	第39-41页
·隐式时钟VS显式时钟	第41-43页
·异构FPGA行为综合设计	第43-50页
·相关定义和算法描述	第44-46页
·行为综合中的几个优化	第46-50页
·本章小结	第50-53页
第四章 实验	第53-61页
·实验环境	第53页
·实验结果	第53-59页
·同构FPGA行为综合实验结果	第53-55页
·异构FPGA行为综合实验结果	第55-59页
·分析及结论	第59-61页
第五章 结论	第61-63页
·本文总结	第61页
·下一步的工作	第61-63页
致谢	第63-65页
参考文献	第65-67页
作者在读期间的研究成果	第67页