基于VHDL的PC104总线数字存储示波卡的设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 1 绪论 | 第8-13页 |
| 1.1 研究背景 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-12页 |
| 1.2.1 国外研究现状 | 第9-10页 |
| 1.2.2 国内研究现状 | 第10-12页 |
| 1.3 课题研究内容 | 第12-13页 |
| 2 开发环境及总体设计 | 第13-20页 |
| 2.1 开发环境 | 第13-17页 |
| 2.1.1 PC104总线 | 第13页 |
| 2.1.2 SOPC技术 | 第13-14页 |
| 2.1.3 FPGA及EP2C5Q208 | 第14页 |
| 2.1.4 NIOS Ⅱ软核技术 | 第14-15页 |
| 2.1.5 Quartus Ⅱ开发环境 | 第15-17页 |
| 2.2 总体设计 | 第17-20页 |
| 3 硬件电路设计 | 第20-36页 |
| 3.1 前端调理电路 | 第20-25页 |
| 3.1.1 衰减网络电路 | 第20-22页 |
| 3.1.2 阻抗变换与垂直电平调整电路 | 第22-23页 |
| 3.1.3 运算放大与偏置调节电路 | 第23-25页 |
| 3.2 高速A/D转换电路 | 第25-29页 |
| 3.2.1 多路拼接采集架构 | 第25-26页 |
| 3.2.2 模数转换芯片选取 | 第26-27页 |
| 3.2.3 模数转换电路实现 | 第27-29页 |
| 3.3 存储电路 | 第29-30页 |
| 3.4 供电模块 | 第30-31页 |
| 3.5 信号完整性设计 | 第31-36页 |
| 3.5.1 噪声抑制 | 第31-32页 |
| 3.5.2 阻抗匹配 | 第32-36页 |
| 4 FPGA各控制单元的VHDL设计 | 第36-59页 |
| 4.1 测频电路 | 第36-39页 |
| 4.2 译码电路 | 第39-41页 |
| 4.3 时钟产生电路 | 第41-45页 |
| 4.4 并串转换电路 | 第45-47页 |
| 4.5 触发电路 | 第47-51页 |
| 4.6 接口电路 | 第51-55页 |
| 4.7 采样电路 | 第55-59页 |
| 5 采样信号重构 | 第59-70页 |
| 5.1 数字插值 | 第59-67页 |
| 5.1.1 三次样条插值理论 | 第59-64页 |
| 5.1.2 三次样条插值算法的编程实现 | 第64-67页 |
| 5.2 数字滤波 | 第67-70页 |
| 6 结论 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 致谢 | 第74-75页 |
| 攻读学位期间取得的主要研究成果 | 第75页 |
