| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第一章 引言 | 第10-14页 |
| 1.1 以太网的发展和现状 | 第10-11页 |
| 1.2 以太网和时钟数据恢复电路(CDR)的物理实现 | 第11-13页 |
| 1.3 研究目的和论文的内容安排 | 第13-14页 |
| 第二章 锁相环基本理论 | 第14-29页 |
| 2.1 锁相环的基本原理 | 第14-15页 |
| 2.2 电荷泵锁相环的基本模块 | 第15-21页 |
| 2.2.1 PD/PFD | 第16-17页 |
| 2.2.2 CHP | 第17-19页 |
| 2.2.3 LPF | 第19-20页 |
| 2.2.4 VCO | 第20-21页 |
| 2.3 电荷泵锁相环的环路分析 | 第21-25页 |
| 2.3.1 电荷泵锁相环的线性模型 | 第21-23页 |
| 2.3.2 环路的捕获 | 第23-25页 |
| 2.3.3 环路的稳定性 | 第25页 |
| 2.4 电荷泵锁相环的噪声分析 | 第25-29页 |
| 2.4.1 噪声源 | 第25-26页 |
| 2.4.2 锁相环的噪声传输函数 | 第26-29页 |
| 第三章 时钟数据恢复电路的设计 | 第29-60页 |
| 3.1 信号特征 | 第29-32页 |
| 3.1.1 信号编码 | 第29-30页 |
| 3.1.2 信号表现 | 第30页 |
| 3.1.3 眼图(Eye diagram) | 第30-31页 |
| 3.1.4 码间干扰(Inter-symbolic Interference) | 第31页 |
| 3.1.5 定时抖动(Timing Jitter) | 第31-32页 |
| 3.2 时钟恢复电路的结构 | 第32-33页 |
| 3.3 系统级设计 | 第33-40页 |
| 3.3.1 PLL 环路参数的设计 | 第34-37页 |
| 3.3.2 FLL 环路参数的设计 | 第37-40页 |
| 3.3 行为级设计 | 第40-41页 |
| 3.4 晶体管级设计 | 第41-58页 |
| 3.4.1 鉴相器 | 第41-43页 |
| 3.4.2 动态D 触发器的设计 | 第43-45页 |
| 3.4.3 适用于随机数据的鉴频器的设计 | 第45-47页 |
| 3.4.4 电荷泵的设计 | 第47-48页 |
| 3.4.5 VCO 的设计 | 第48-52页 |
| 3.4.6 电压调节器的设计 | 第52-58页 |
| 3.5 时钟恢复电路的仿真结果 | 第58-60页 |
| 3.5.1 用伪随机数列实现 NRZ 数据流 | 第58-59页 |
| 3.5.2 时钟恢复电路的仿真结果 | 第59-60页 |
| 第四章 版图设计 | 第60-62页 |
| 4.1 系统划分和布局 | 第60页 |
| 4.2 高速数模混合电路的版图设计 | 第60-62页 |
| 4.2.1 噪声的考虑 | 第60页 |
| 4.2.2 高速的考虑 | 第60-61页 |
| 4.2.3 电源线和其他的考虑 | 第61-62页 |
| 第五章 总结和展望 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 致谢 | 第65-66页 |
| 攻读硕士学位期间发表的论文 | 第66页 |
