低功耗抗串扰总线编码研究与物理设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景 | 第7-8页 |
| ·国内外总线编码的研究现状 | 第8-9页 |
| ·国际研究动态 | 第8-9页 |
| ·国内总线编码研究现状 | 第9页 |
| ·论文主要内容及章节安排 | 第9-11页 |
| ·论文主要内容 | 第9-10页 |
| ·论文章节安排 | 第10-11页 |
| 第二章 深亚微米总线模型 | 第11-21页 |
| ·互连线结构模型简介 | 第11-15页 |
| ·传统互连线结构 | 第12-14页 |
| ·深亚微米互连线结构模型 | 第14-15页 |
| ·深亚微米总线能耗模型 | 第15-18页 |
| ·深亚微米总线延时模型 | 第18-20页 |
| ·本章小结 | 第20-21页 |
| 第三章 深亚微米总线编码技术 | 第21-33页 |
| ·总线编码技术简介 | 第21-22页 |
| ·总线低功耗编码技术 | 第22-25页 |
| ·总线串扰抑制编码技术 | 第25-29页 |
| ·空间编码 | 第26-27页 |
| ·时间编码 | 第27-28页 |
| ·时间-空间编码 | 第28-29页 |
| ·统一的总线编码框架 | 第29-31页 |
| ·本章小结 | 第31-33页 |
| 第四章 FPC-BI 总线编解码电路设计 | 第33-51页 |
| ·FPC-BI 编码方案 | 第34-37页 |
| ·行为级综合设计 | 第37-42页 |
| ·IP 复用技术 | 第37-38页 |
| ·逻辑综合 | 第38-40页 |
| ·可测性设计 | 第40-41页 |
| ·形式验证 | 第41-42页 |
| ·后端物理设计 | 第42-49页 |
| ·设计前准备 | 第44-45页 |
| ·布局规划 | 第45页 |
| ·时序分析 | 第45-46页 |
| ·标准单元布局 | 第46页 |
| ·时钟树综合 | 第46-47页 |
| ·布线 | 第47页 |
| ·面向制造的设计 | 第47-48页 |
| ·后期验证 | 第48-49页 |
| ·编解码电路参数提取及分析 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第五章 总结与展望 | 第51-53页 |
| 致谢 | 第53-55页 |
| 参考文献 | 第55-59页 |
