0.18μm CMOS 16KByte抗辐射SRAM存储器设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 国内外研究现状及分析 | 第9-12页 |
| 1.2.1 存储器的发展 | 第9-10页 |
| 1.2.2 抗辐射技术的发展 | 第10-12页 |
| 1.2.3 抗辐射测试技术的发展 | 第12页 |
| 1.3 论文的研究内容 | 第12-14页 |
| 第2章 SRAM整体设计 | 第14-22页 |
| 2.1 辐射效应和加固方式 | 第14-17页 |
| 2.1.1 单粒子翻转效应及加固方式 | 第14-16页 |
| 2.1.2 单粒子闩锁效应及加固方式 | 第16-17页 |
| 2.1.3 总剂量效应及加固方式 | 第17页 |
| 2.2 SRAM的结构设计 | 第17-21页 |
| 2.2.1 大容量存储器设计 | 第17-18页 |
| 2.2.2 16 KByte的SRAM结构设计 | 第18-20页 |
| 2.2.3 SRAM时序设计 | 第20-21页 |
| 2.3 本章小结 | 第21-22页 |
| 第3章 SRAM单元及外围电路设计 | 第22-39页 |
| 3.1 抗辐射SRAM单元设计 | 第22-25页 |
| 3.1.1 SRAM六管单元分析 | 第22-23页 |
| 3.1.2 DICE单元设计 | 第23-25页 |
| 3.2 时钟产生电路设计 | 第25-27页 |
| 3.3 地址译码电路的设计 | 第27-33页 |
| 3.3.1 二级行译码器 | 第27-31页 |
| 3.3.2 列译码器 | 第31-33页 |
| 3.4 数据输入和数据输出电路的设计 | 第33-36页 |
| 3.4.1 数据输入电路 | 第33-35页 |
| 3.4.2 数据输出电路 | 第35-36页 |
| 3.5 灵敏放大器的设计 | 第36-37页 |
| 3.6 SRAM电路整体仿真 | 第37-38页 |
| 3.7 本章小结 | 第38-39页 |
| 第4章 SRAM版图设计及版图后仿真 | 第39-49页 |
| 4.1 SRAM内核版图 | 第39-44页 |
| 4.1.1 SRAM阵列单元版图设计 | 第39-40页 |
| 4.1.2 外围电路版图设计 | 第40-43页 |
| 4.1.3 版图布局 | 第43-44页 |
| 4.2 SRAM芯片版图 | 第44-46页 |
| 4.2.1 IO端口选择和布线 | 第44-45页 |
| 4.2.2 SRAM芯片版图及验证 | 第45-46页 |
| 4.3 SRAM版图验证及后仿真 | 第46-48页 |
| 4.4 本章小结 | 第48-49页 |
| 第5章 SRAM物理模型和时序信息提取 | 第49-55页 |
| 5.1 物理模型的提取 | 第49-50页 |
| 5.2 时序信息提取 | 第50-52页 |
| 5.3 时序及物理模型的验证 | 第52-54页 |
| 5.4 本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-60页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第60-62页 |
| 致谢 | 第62页 |
