| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 引言 | 第6-11页 |
| 1.1 课题背景 | 第6-7页 |
| 1.2 深亚微米工艺物理设计现状 | 第7-9页 |
| 1.3 论文的主要内容 | 第9-11页 |
| 第2章 物理设计流程 | 第11-22页 |
| 2.1 前端设计流程 | 第11-12页 |
| 2.2 物理设计流程 | 第12-22页 |
| 2.2.1 布局规划(Floorplan) | 第13-14页 |
| 2.2.2 电源网络规划(Powerplan) | 第14-15页 |
| 2.2.3 布局(Placement) | 第15页 |
| 2.2.4 时钟树综合(CTS) | 第15-16页 |
| 2.2.5 布线(Route) | 第16页 |
| 2.2.6 静态时序分析(STA) | 第16-18页 |
| 2.2.7 功耗分析(Power) | 第18-19页 |
| 2.2.8 信号完整性分析(SI) | 第19页 |
| 2.2.9 可制造性设计(DFM) | 第19-21页 |
| 2.2.10 物理验证(PV) | 第21-22页 |
| 第3章 40nm工艺设计挑战 | 第22-33页 |
| 3.1 面临的主要挑战 | 第22-23页 |
| 3.2 设计流程中的若干注意事项 | 第23-33页 |
| 3.2.1 选择合适的PVT Corner | 第24页 |
| 3.2.2 设置Bounds | 第24-25页 |
| 3.2.3 电源网络 | 第25-26页 |
| 3.2.4 布局 | 第26-28页 |
| 3.2.5 时钟 | 第28-29页 |
| 3.2.6 保持时间修复 | 第29-30页 |
| 3.2.7 时序变化 | 第30-31页 |
| 3.2.8 布线 | 第31-33页 |
| 第4章 基于40nm工艺物理设计 | 第33-71页 |
| 4.1 前期准备和网表检查 | 第33-34页 |
| 4.2 布局规划 | 第34-41页 |
| 4.2.1 布局规划 | 第35-38页 |
| 4.2.2 电源分布 | 第38-41页 |
| 4.3 布局 | 第41-47页 |
| 4.3.1 布局步骤 | 第43-46页 |
| 4.3.2 布局结果 | 第46-47页 |
| 4.4 时钟树 | 第47-52页 |
| 4.4.1 时钟树综合 | 第47-50页 |
| 4.4.2 时钟树优化 | 第50-51页 |
| 4.4.3 时钟树综合结果 | 第51-52页 |
| 4.5 布线 | 第52-55页 |
| 4.5.1 布线步骤 | 第52-54页 |
| 4.5.2 布线结果 | 第54-55页 |
| 4.6 时序和信号完整性分析 | 第55-71页 |
| 4.6.1 功耗优化 | 第56页 |
| 4.6.2 静态时序分析 | 第56-65页 |
| 4.6.3 信号完整性分析 | 第65-69页 |
| 4.6.4 布线ECO | 第69-70页 |
| 4.6.5 时序结果 | 第70-71页 |
| 第5章 若干问题的进一步分析 | 第71-78页 |
| 5.1 降低功耗 | 第71-73页 |
| 5.1.1 布局布线阶段的处理 | 第71-72页 |
| 5.1.2 进一步优化功耗 | 第72-73页 |
| 5.1.3 最后的功耗优化 | 第73页 |
| 5.1.4 采用Wcleak库 | 第73页 |
| 5.2 时钟 | 第73-75页 |
| 5.2.1 时钟树引用(Clock Tree Reference) | 第73-75页 |
| 5.2.2 时钟树串扰 | 第75页 |
| 5.3 布线拥塞 | 第75-78页 |
| 第6章 结束语 | 第78-80页 |
| 6.1 论文总结 | 第78-79页 |
| 6.2 展望 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 致谢 | 第82-83页 |