基于NSC1105传感器的数字接口CMOS成像系统研制
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第7-11页 |
| 1.1 CMOS图像传感器发展历程 | 第7-8页 |
| 1.2 Cameralink接口标准介绍 | 第8-9页 |
| 1.3 本文研究背景 | 第9-10页 |
| 1.4 本文主要工作与内容 | 第10-11页 |
| 2 数字接口CMOS成像系统硬件设计 | 第11-28页 |
| 2.1 系统硬件总体设计 | 第11-12页 |
| 2.2 主要器件选型 | 第12-21页 |
| 2.2.1 图像传感器选型 | 第12-16页 |
| 2.2.2 AD芯片选型 | 第16-18页 |
| 2.2.3 Cameralink相关芯片选型 | 第18-20页 |
| 2.2.4 FPGA处理器选型 | 第20-21页 |
| 2.3 系统电路各单元设计 | 第21-26页 |
| 2.3.1 供电单元设计 | 第21页 |
| 2.3.2 图像传感器外围电路设计 | 第21-23页 |
| 2.3.3 模数转换电路设计 | 第23-24页 |
| 2.3.4 数字输出接口电路设计 | 第24-25页 |
| 2.3.5 FPGA配置电路设计 | 第25-26页 |
| 2.4 硬件平台实物 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 3 数字接口CMOS成像系统逻辑设计 | 第28-49页 |
| 3.1 逻辑设计顶层框架 | 第28页 |
| 3.2 CMOS驱动模块设计 | 第28-33页 |
| 3.2.1 时钟设计 | 第29页 |
| 3.2.2 帧频设计 | 第29-30页 |
| 3.2.3 控制信号时序设计 | 第30-32页 |
| 3.2.4 仿真与调试 | 第32-33页 |
| 3.3 图像采集模块设计 | 第33-34页 |
| 3.4 高分辨率图像缓存模块设计 | 第34-35页 |
| 3.5 图像动态范围调整模块设计 | 第35-42页 |
| 3.5.1 动态范围调整算法原理 | 第35-37页 |
| 3.5.2 动态范围调整算法仿真分析 | 第37-41页 |
| 3.5.3 直方图均衡化FPGA实现 | 第41-42页 |
| 3.6 图像降噪模块设计 | 第42-47页 |
| 3.6.1 降噪算法原理 | 第43-44页 |
| 3.6.2 降噪算法仿真与质量评价 | 第44-46页 |
| 3.6.3 降噪算法的FPGA实现 | 第46-47页 |
| 3.7 数字输出模块设计 | 第47-48页 |
| 3.8 本章小结 | 第48-49页 |
| 4 输出结果与分析 | 第49-64页 |
| 4.1 数字接口调试 | 第49-54页 |
| 4.1.1 数字接口调试系统搭建 | 第49-51页 |
| 4.1.2 图像信号调试 | 第51-53页 |
| 4.1.3 异步通信调试 | 第53-54页 |
| 4.2 图像输出与分析 | 第54-63页 |
| 4.2.1 数字图像采集系统搭建 | 第54-56页 |
| 4.2.2 图像动态范围调整分析 | 第56-61页 |
| 4.2.3 图像降噪分析 | 第61-63页 |
| 4.3 本章小结 | 第63-64页 |
| 5 结束语 | 第64-66页 |
| 5.1 本文工作总结 | 第64-65页 |
| 5.2 本文有待进一步进行的工作 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 附录 | 第70页 |
