| 摘要 | 第3-4页 |
| ABSTRACT | 第4-5页 |
| 1 绪论 | 第8-12页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 论文研究内容及结构 | 第10-12页 |
| 2 企业级路由器主控板硬件系统的设计 | 第12-18页 |
| 2.1 企业级路由器的概述 | 第12-13页 |
| 2.2 高速主控电路硬件架构 | 第13-16页 |
| 2.3 企业级路由器硬件系统中信号完整性问题 | 第16-17页 |
| 2.4 本章小节 | 第17-18页 |
| 3 企业级路由器硬件设计新方法学 | 第18-23页 |
| 3.1 基于信号完整性的产品设计 | 第18-19页 |
| 3.2 基于信号完整性的电路设计 | 第19-21页 |
| 3.3 Cadence 软件工具的应用 | 第21-22页 |
| 3.4 本章小节 | 第22-23页 |
| 4 传输线基本理论及其信号完整性研究 | 第23-45页 |
| 4.1 传输线的基本结构 | 第23-24页 |
| 4.2 理想传输线上的信号传输 | 第24-27页 |
| 4.2.1 传输线上的电场和磁场 | 第24-25页 |
| 4.2.2 传输线的等效模型 | 第25-27页 |
| 4.2.3 传输线的特性参数 | 第27页 |
| 4.3 传输线上的反射和串扰分析 | 第27-30页 |
| 4.3.1 反射产生的机理 | 第28-29页 |
| 4.3.2 串扰产生的机理 | 第29-30页 |
| 4.4 高速电路传输线设计 | 第30-43页 |
| 4.4.1 关键信号的结构设计 | 第30-34页 |
| 4.4.2 传输线的拓扑结构 | 第34-37页 |
| 4.4.3 时钟电路设计 | 第37-40页 |
| 4.4.4 JTAG 扫描链设计 | 第40-41页 |
| 4.4.5 IIC 和 Local Bus 总线设计 | 第41-43页 |
| 4.5 本章小结 | 第43-45页 |
| 5 高速信号的时序设计 | 第45-61页 |
| 5.1 时序设计概述与参数介绍 | 第45-46页 |
| 5.2 源同步时序设计 | 第46-48页 |
| 5.2.1 接收端时序分析 | 第46-47页 |
| 5.2.2 抖动和串扰对时序的影响 | 第47-48页 |
| 5.3 DDR3 的时序分析与设计 | 第48-57页 |
| 5.3.1 DDR3 的主要特点 | 第49-51页 |
| 5.3.2 DDR3 的时序参数 | 第51-52页 |
| 5.3.3 DDR3 的时序分析 | 第52-54页 |
| 5.3.4 DDR3 的时序设计 | 第54-57页 |
| 5.4 CPLD 的时序分析与设计 | 第57-59页 |
| 5.4.1 逻辑器件的选型 | 第57页 |
| 5.4.2 CPLD 时序设计 | 第57-59页 |
| 5.5 本章小结 | 第59-61页 |
| 6 硬件系统测试设计 | 第61-69页 |
| 6.1 可测试性设计（DFT） | 第61页 |
| 6.2 采用眼图验证信号完整性 | 第61-65页 |
| 6.3 DDR3 测试 | 第65-69页 |
| 6.3.1 DDR3 测试平台设计 | 第65页 |
| 6.3.2 DDR3 测试小板设计 | 第65-66页 |
| 6.3.3 DDR3 测试结果分析 | 第66-69页 |
| 7 实验总结及工作展望 | 第69-71页 |
| 7.1 实验总结 | 第69-70页 |
| 7.2 工作展望 | 第70-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-78页 |
| 附录 | 第78页 |
| A. 作者在攻读学位期间发表的论文目录 | 第78页 |