摘要 | 第4-5页 |
Abstract | 第5-6页 |
第一章 绪论 | 第12-18页 |
1.1 研究背景 | 第12-14页 |
1.2 国内外研究现状 | 第14-15页 |
1.2.1 可重构密码协处理器发展现状 | 第14页 |
1.2.2 处理器体系架构发展现状 | 第14-15页 |
1.2.3 主要研究基础 | 第15页 |
1.3 研究内容与创新点 | 第15-16页 |
1.3.1 研究内容 | 第15-16页 |
1.3.2 主要创新点 | 第16页 |
1.4 论文结构安排 | 第16-18页 |
第二章 分组密码特征及处理器指令集体系结构分析 | 第18-34页 |
2.1 分组密码算法特征 | 第18-24页 |
2.1.1 分组密码结构特征分析 | 第18-21页 |
2.1.2 分组密码基本运算特征分析 | 第21-22页 |
2.1.3 分组密码处理特征总结 | 第22-24页 |
2.2 处理器指令指令集体系结构分析 | 第24-27页 |
2.2.1 超长指令字处理器指令集体系结构 | 第25-26页 |
2.2.2 链式处理器指令集体系结构 | 第26-27页 |
2.2.3 传输触发架构处理器指令集体系结构 | 第27页 |
2.3 可重构分组密码协处理器功耗特征分析 | 第27-31页 |
2.3.1 可重构分组密码协处理器面积分析 | 第28-29页 |
2.3.2 可重构分组密码协处理器指令级功耗分析 | 第29-31页 |
2.4 面向分组密码算法的高能效二维指令系统研究思路 | 第31-32页 |
2.5 本章小结 | 第32-34页 |
第三章 可重构分组密码协处理器指令集体系结构研究 | 第34-50页 |
3.1 可重构分组密码协处理器指令集体系结构建模 | 第34-42页 |
3.1.1 可重构分组密码协处理器二维指令系统的概念 | 第34-37页 |
3.1.2 可重构分组密码协处理器二维指令集体系结构能效模型 | 第37-38页 |
3.1.3 可重构分组密码协处理器二维指令集体系结构能效模型分析 | 第38-42页 |
3.2 可重构分组密码协处理器二维指令集体系结构 | 第42-46页 |
3.2.1 可重构分组密码协处理器体系架构 | 第42-44页 |
3.2.2 二维指令系统的轮式流水执行结构 | 第44-45页 |
3.2.3 二维指令系统的堆叠式并行处理结构 | 第45-46页 |
3.3 数据级联交互网络研究与设计 | 第46-49页 |
3.3.1 数据级联交互网络硬件架构 | 第47-48页 |
3.3.2 数据链接网络 | 第48-49页 |
3.3.3 取数网络及选择网络设计 | 第49页 |
3.4 本章小结 | 第49-50页 |
第四章 二维指令系统结构及指令集研究与设计 | 第50-70页 |
4.1 基于VLIW架构协处理器的指令系统分析 | 第50-51页 |
4.2 二维指令系统的指令分类 | 第51-57页 |
4.2.1 二维指令系统指令束 | 第51-55页 |
4.2.2 微指令集设计 | 第55-57页 |
4.3 二维指令系统编码技术研究与设计 | 第57-65页 |
4.3.1 指令模板编码设计 | 第57-58页 |
4.3.2 操作码及操作模式的统一编码技术 | 第58-59页 |
4.3.3 运算微指令集 | 第59-65页 |
4.4 二维指令系统的寻址方式研究 | 第65-69页 |
4.4.1 指令存储器的寻址方式 | 第65-66页 |
4.4.2 数据存储器的寻址方式设计 | 第66-67页 |
4.4.3 二维指令系统的寄存器虚拟描述方法 | 第67-69页 |
4.5 本章小结 | 第69-70页 |
第五章 指令编程、验证及性能评估 | 第70-80页 |
5.1 指令编程及算法实现 | 第70-71页 |
5.2 系统验证 | 第71-75页 |
5.2.1 验证平台 | 第72-73页 |
5.2.2 验证结果 | 第73-75页 |
5.3 性能评估 | 第75-79页 |
5.3.1 ASIC实现结果 | 第75-76页 |
5.3.2 协处理器性能评估 | 第76-77页 |
5.3.3 协处理器能效比较 | 第77-79页 |
5.4 本章小结 | 第79-80页 |
第六章 总结与展望 | 第80-82页 |
6.1 总结 | 第80-81页 |
6.2 展望 | 第81-82页 |
致谢 | 第82-83页 |
参考文献 | 第83-86页 |
作者简历 | 第86-87页 |
附录A:控制微指令集 | 第87-94页 |
附录B:配置及长控制指令集 | 第94-101页 |
附录C:基于二维指令系统的密码算法实现 | 第101-103页 |