| 摘要 | 第3-5页 |
| ABSTRACT | 第5-6页 |
| 第一章绪论 | 第9-17页 |
| 1.1 单粒子效应概述 | 第9-13页 |
| 1.1.1 单粒子效应类型 | 第9-10页 |
| 1.1.2 单粒子效应的电荷产生 | 第10-12页 |
| 1.1.3 单粒子效应的电荷收集和运输过程 | 第12-13页 |
| 1.2 脉冲窄化概述 | 第13-17页 |
| 1.2.1 电荷共享机理 | 第13-15页 |
| 1.2.2 脉冲窄化原理 | 第15-17页 |
| 1.3 本文的研究内容及组织结构 | 第17页 |
| 第二章三维模型的建立方法和仿真设置 | 第17-28页 |
| 2.1 模型建立 | 第18-19页 |
| 2.2 器件校准 | 第19-20页 |
| 2.3 TCAD的仿真流程 | 第20-27页 |
| 2.4 本章总结 | 第27-28页 |
| 第三章脉冲窄化效应的双峰电压现象 | 第28-39页 |
| 3.1 单粒子效应仿真 | 第28-29页 |
| 3.2 脉冲窄化效应仿真 | 第29-30页 |
| 3.3 器件间距对脉冲窄化效应的影响 | 第30-34页 |
| 3.4 入射LET值对脉冲窄化效应的影响 | 第34-36页 |
| 3.5 脉冲窄化效应在NMOS中的应用 | 第36-37页 |
| 3.6 本章总结 | 第37-39页 |
| 第四章基于脉冲窄化的基础逻辑电路设计方法 | 第39-48页 |
| 4.1 脉冲窄化效应在版图设计中的应用原理 | 第39-40页 |
| 4.2 90 纳米工艺下的基础逻辑电路版图设计方法 | 第40-44页 |
| 4.2.1 PMOS的版图设计方法 | 第40-42页 |
| 4.2.2 NMOS的版图设计方法 | 第42-44页 |
| 4.3 65 纳米工艺下的基础逻辑电路版图设计方法 | 第44-46页 |
| 4.3.1 PMOS的版图设计方法 | 第45-46页 |
| 4.3.2 NMOS的版图设计方法 | 第46页 |
| 4.4 本章总结 | 第46-48页 |
| 第五章基于脉冲窄化的复合逻辑电路设计方法 | 第48-57页 |
| 5.1 传统四输入或门的抗单粒子能力分析 | 第48-50页 |
| 5.2 四输入或门等效逻辑输入的抗单粒子能力分析 | 第50-54页 |
| 5.3 冗余设计的四输入或门抗单粒子能力分析 | 第54-56页 |
| 5.4 总结 | 第56-57页 |
| 第六章 研究总结与展望 | 第57-60页 |
| 6.1 研究总结 | 第57-59页 |
| 6.2 工作展望 | 第59-60页 |
| 参考文献 | 第60-64页 |
| 致谢 | 第64-65页 |
| 攻读硕士学位期间的研究成果 | 第65页 |