| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 1 绪论 | 第8-11页 |
| ·课题研究背景及意义 | 第8-10页 |
| ·本文的主要研究内容及结构安排 | 第10-11页 |
| 2 卷积码编码和Viterbi译码算法原理 | 第11-22页 |
| ·二进制卷积码 | 第11-16页 |
| ·卷积码的Viterbi译码算法 | 第16-22页 |
| ·最大似然译码原理 | 第16-17页 |
| ·Viterbi译码算法原理 | 第17-22页 |
| 3 并行Viterbi译码算法设计 | 第22-37页 |
| ·几种典型的并行Viterbi译码算法 | 第22-28页 |
| ·直接并行Viterbi译码算法 | 第22-24页 |
| ·Radix-4并行Viterbi译码算法 | 第24-26页 |
| ·分段并行Viterbi译码算法 | 第26-28页 |
| ·改进的并行Viterbi译码算法 | 第28-34页 |
| ·分段融合并行Viterbi译码算法 | 第28-32页 |
| ·分段覆盖并行Viterbi译码算法 | 第32-34页 |
| ·改进的并行Viterbi译码算法计算性能分析 | 第34-37页 |
| 4 基于GPU和CUDA的并行Viterbi译码器的实现与实验分析 | 第37-67页 |
| ·GPU硬件结构与CUDA编程技术简介 | 第37-40页 |
| ·GPU与并行计算 | 第37-38页 |
| ·CUDA编程模型与常用存储器模型 | 第38-39页 |
| ·CUDA程序的优化 | 第39-40页 |
| ·几种典型的并行Viterbi译码器的实现与实验结果分析 | 第40-50页 |
| ·直接并行Viterbi译码器 | 第40-45页 |
| ·Radix-4并行Viterbi译码器 | 第45-46页 |
| ·时分复用系统干路中的并行Viterbi译码器 | 第46-48页 |
| ·分段并行Viterbi译码器 | 第48-50页 |
| ·改进的并行Viterbi译码器的实现与实验结果分析 | 第50-58页 |
| ·分段融合并行Viterbi译码器 | 第50-52页 |
| ·分段覆盖并行Viterbi译码器 | 第52-53页 |
| ·实验结果分析 | 第53-58页 |
| ·Tail-biting卷积码译码器的实现与实验结果分析 | 第58-62页 |
| ·基于软输入的Viterbi译码器的实现与实验结果分析 | 第62-67页 |
| ·BPSK调制方式下的并行Viterbi软判决译码器 | 第62-63页 |
| ·QPSK调制方式下的并行Viterbi软判决译码器 | 第63-64页 |
| ·实验结果分析 | 第64-67页 |
| 结论 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 攻读硕士学位期间发表学术论文情况 | 第71-72页 |
| 致谢 | 第72-73页 |
