| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 注释表 | 第7-8页 |
| 1 绪论 | 第8-12页 |
| ·引言 | 第8页 |
| ·AES概况 | 第8-10页 |
| ·AES的前身——DES | 第8-9页 |
| ·AES的制定过程 | 第9-10页 |
| ·课题的研究现状及意义 | 第10页 |
| ·论文的主要工作与组织结构 | 第10-12页 |
| 2 IPSec安全体系和高级加密标准 AES | 第12-26页 |
| ·IPSee协议的体系结构 | 第12-16页 |
| ·IPSec的组成 | 第12-13页 |
| ·IPSec的工作原理 | 第13-14页 |
| ·IPSec的模式 | 第14-15页 |
| ·IP认证头(AH)协议 | 第15页 |
| ·IP封装安全载荷(ESP)协议 | 第15-16页 |
| ·高级加密标准 AES | 第16-26页 |
| ·AES加密过程 | 第17-21页 |
| ·密钥扩展方案 | 第21-23页 |
| ·AES解密过程 | 第23-24页 |
| ·等价解密流程 | 第24-26页 |
| 3 AES算法的优化设计 | 第26-36页 |
| ·S盒的优化 | 第26-32页 |
| ·查询表 | 第26页 |
| ·复合域代数 | 第26-32页 |
| ·MixColumns/InvMixColumns的优化 | 第32-36页 |
| 4 基于 FPGA的设计方法 | 第36-41页 |
| ·FPGA的特点及发展趋势 | 第36-38页 |
| ·FPGA基本开发流程与开发工具 | 第38-39页 |
| ·本文所采用的FPGA的特性 | 第39-41页 |
| 5 AES加密系统的 FPGA实现 | 第41-57页 |
| ·总体设计方案 | 第41-45页 |
| ·整体系统结构框图 | 第45-47页 |
| ·系统各分支模块设计 | 第47-54页 |
| ·加密/解密模块设计 | 第47-48页 |
| ·控制模块的设计 | 第48-50页 |
| ·密钥扩展模块设计 | 第50-53页 |
| ·S盒设计 | 第53-54页 |
| ·编码实现 | 第54-57页 |
| ·Verilog HDL和 VHDL | 第54-55页 |
| ·编程规范 | 第55-57页 |
| 6 AES系统功能验证、综合及应用建议 | 第57-62页 |
| ·AES系统功能验证 | 第57-59页 |
| ·ECB模式 | 第57-58页 |
| ·CBC模式 | 第58-59页 |
| ·测试结果 | 第59页 |
| ·综合 | 第59-60页 |
| ·IPSec中应用AES的建议 | 第60-62页 |
| ·AES算法应用的建议 | 第60-61页 |
| ·应用本设计的建议 | 第61-62页 |
| 7 结束语 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 附录A S盒查找表 | 第66-67页 |
| 附录B 有限域及乘法逆计算 | 第67-70页 |
| B.1 域的概念 | 第67页 |
| B.2 有限域 | 第67-68页 |
| B.3 乘法逆计算过程 | 第68-70页 |
| B.3.1 多项式基(Polynomial basis) | 第68-69页 |
| B.3.2 标准基(Normal basis) | 第69-70页 |