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纳米工艺下CMOS集成电路抗辐射加固锁存器设计

致谢第7-8页
摘要第8-9页
ABSTRACT第9-10页
第一章 绪论第15-22页
    1.1 课题研究背景及意义第15-18页
    1.2 国内外研究现状第18-20页
    1.3 研究内容和创新点第20-21页
    1.4 论文组织结构第21-22页
第二章 单粒子效应的基本理论第22-32页
    2.1 辐射环境第22-25页
        2.1.1 银河宇宙射线第22-23页
        2.1.2 太阳宇宙射线第23页
        2.1.3 地球俘获带第23-25页
        2.1.4 大气辐射环境第25页
        2.1.5 其他辐射环境第25页
    2.2 辐射效应对集成电路的影响第25-26页
    2.3 单粒子效应第26-32页
        2.3.1 单粒子效应机理第26-27页
        2.3.2 单粒子效应分类第27-28页
        2.3.3 单粒子效应电路级建模第28-29页
        2.3.4 SEU和SET对电路的影响第29-32页
第三章 抗SEU加固锁存器设计第32-45页
    3.1 RHBD技术第32页
    3.2 标准静态锁存器工作原理第32-33页
    3.3 现有抗SEU锁存器加固方案第33-38页
        3.3.1 TMR加固方案第33-34页
        3.3.2 DICE加固方案第34-35页
        3.3.3 基于C单元的双模冗余加固方案第35-36页
        3.3.4 基于检错纠错电路的加固方案第36-37页
        3.3.5 基于C单元的冗余反馈回路加固方案第37-38页
    3.4 提出的抗SEU锁存器加固方案第38-44页
        3.4.1 电路结构和容错原理第38-39页
        3.4.2 仿真验证第39-40页
        3.4.3 适用范围第40-42页
        3.4.4 开销比较第42-44页
    3.5 本章小结第44-45页
第四章 抗SEU/SET加固锁存器设计第45-57页
    4.1 抗SEU/SET锁存器加固方案第45-48页
        4.1.1 基于时空三模冗余技术的加固方案第45-46页
        4.1.2 基于C单元的时域采样技术的加固方案第46-47页
        4.1.3 基于施密特触发器的脉冲过滤技术的加固方案第47-48页
    4.2 提出的SC单元结构第48-49页
    4.3 提出的抗SET/SEU锁存器加固方案第49-56页
        4.3.1 电路结构和容错原理第49-51页
        4.3.2 仿真验证第51-52页
        4.3.3 开销比较第52-54页
        4.3.4 工艺偏差的影响第54-56页
    4.4 本章小结第56-57页
第五章 总结与展望第57-59页
    5.1 全文总结第57-58页
    5.2 工作展望第58-59页
参考文献第59-64页
攻读硕士学位期间的学术活动及成果情况第64页

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