| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 课题背景与研究意义 | 第8-9页 |
| 1.2 AES算法简介 | 第9-10页 |
| 1.3 旁路功耗攻击简介 | 第10页 |
| 1.4 本章小结 | 第10-12页 |
| 第二章 密码学基础与AES算法描述 | 第12-29页 |
| 2.1 密码学基础 | 第12-16页 |
| 2.1.1 基本概念 | 第13-15页 |
| 2.1.2 对称密码算法 | 第15页 |
| 2.1.3 公开密码算法 | 第15-16页 |
| 2.2 数学基础 | 第16-19页 |
| 2.3 AES算法描述 | 第19-28页 |
| 2.3.1 符号和约定 | 第19-20页 |
| 2.3.2 AES结构 | 第20-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 AES IP核的优化设计 | 第29-52页 |
| 3.1 IP核技术 | 第29-30页 |
| 3.2 设计目标 | 第30页 |
| 3.3 AES S-BOX实现方式 | 第30-37页 |
| 3.3.1 查表法实现 | 第30页 |
| 3.3.2 有限域实现 | 第30-31页 |
| 3.3.3 S-Box小面积设计 | 第31-37页 |
| 3.4 多种工作模式设计 | 第37-44页 |
| 3.4.1 电子密码本模式 | 第37-38页 |
| 3.4.2 密码分组链接模式 | 第38-39页 |
| 3.4.3 密码反馈模式 | 第39-41页 |
| 3.4.4 输出反馈模式 | 第41-42页 |
| 3.4.5 计数器模式 | 第42-43页 |
| 3.4.6 本节小结 | 第43-44页 |
| 3.5 AES IP硬件设计 | 第44-51页 |
| 3.5.1 结构描述 | 第44-45页 |
| 3.5.2 接口定义 | 第45-46页 |
| 3.5.3 读写时序 | 第46-47页 |
| 3.5.4 寄存器描述 | 第47-50页 |
| 3.5.5 工作流程 | 第50-51页 |
| 3.6 本章小结 | 第51-52页 |
| 第四章 AES IP核的验证 | 第52-68页 |
| 4.1 RTL级仿真 | 第52-53页 |
| 4.2 FPGA验证 | 第53-59页 |
| 4.3 ASIC逻辑综合 | 第59-65页 |
| 4.3.1 综合环境 | 第60-61页 |
| 4.3.2 文件读取 | 第61页 |
| 4.3.3 设计约束 | 第61-63页 |
| 4.3.4 生成综合结果 | 第63-65页 |
| 4.4 测试内容和测试结果 | 第65-67页 |
| 4.4.1 测试内容 | 第65-66页 |
| 4.4.2 测试结果 | 第66-67页 |
| 4.5 本章小结 | 第67-68页 |
| 第五章 旁路攻击研究 | 第68-85页 |
| 5.1 功耗攻击基础 | 第68-73页 |
| 5.1.1 CMOS功耗攻击模型 | 第69-70页 |
| 5.1.2 智能卡功耗模型 | 第70-72页 |
| 5.1.3 简单功耗攻击（SPA） | 第72页 |
| 5.1.4 差分功耗攻击（DPA） | 第72-73页 |
| 5.2 针对AES的功耗攻击 | 第73-76页 |
| 5.2.1 功耗攻击步骤 | 第74页 |
| 5.2.2 功耗攻击实验平台 | 第74-76页 |
| 5.3 功耗攻击防护 | 第76-81页 |
| 5.3.1 功耗攻击防护的一般措施 | 第76-77页 |
| 5.3.2 针对AES的功耗攻击防护 | 第77-81页 |
| 5.4 实验结果与分析 | 第81-84页 |
| 5.5 本章小结 | 第84-85页 |
| 第六章 总结和展望 | 第85-87页 |
| 6.1 主要结论 | 第85-86页 |
| 6.2 研究展望 | 第86-87页 |
| 参考文献 | 第87-89页 |
| 图形目录（附录1） | 第89-91页 |
| 表格目录（附录2） | 第91-92页 |
| 算法目录（附录3） | 第92-93页 |
| AES IP SYNTHESIS AREA REPORT (附录4) | 第93-94页 |
| AES IP SYNTHESIS TIMING REPORT (附录5) | 第94-98页 |
| 致谢 | 第98-99页 |
| 攻读硕士学位期间已发表或录用的论文 | 第99-102页 |