| 致谢 | 第1-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-14页 |
| ·研究背景和意义 | 第10-11页 |
| ·计算机联锁仿真现状 | 第11-12页 |
| ·论文的主要工作 | 第12-14页 |
| 2 CTCS-3级列控系统仿真测试平台概述 | 第14-18页 |
| ·平台构建目的 | 第14页 |
| ·平台系统结构 | 第14-17页 |
| ·仿真管理子系统 | 第15-16页 |
| ·仿真设备 | 第16-17页 |
| ·真实设备接口 | 第17页 |
| ·本章小结 | 第17-18页 |
| 3 基于UML的联锁仿真器建模分析 | 第18-28页 |
| ·统一建模语言(UML)和Rational统一过程 | 第18-20页 |
| ·统一建模语言(UML) | 第18页 |
| ·Rational统一过程 | 第18-20页 |
| ·联锁仿真器功能概述 | 第20-23页 |
| ·站场铺画及刷新 | 第20页 |
| ·联锁逻辑处理 | 第20-23页 |
| ·与外部设备的通信功能 | 第23页 |
| ·联锁仿真器的面向对象分析 | 第23-27页 |
| ·用例分析 | 第23-25页 |
| ·类的划分 | 第25-27页 |
| ·本章小结 | 第27-28页 |
| 4 联锁仿真器的面向对象设计 | 第28-50页 |
| ·联锁仿真器总体设计 | 第28-32页 |
| ·模块设计 | 第28-30页 |
| ·模块时序设计 | 第30-32页 |
| ·进路处理模块设计 | 第32-41页 |
| ·操作命令执行 | 第33页 |
| ·进路搜索与排列 | 第33-36页 |
| ·联锁条件检查 | 第36-37页 |
| ·进路的锁闭及信号的开放 | 第37-39页 |
| ·进路的解锁 | 第39-41页 |
| ·联锁仿真器与外部设备的接口 | 第41-47页 |
| ·通信时序设计 | 第41-43页 |
| ·通信接口设计 | 第43-47页 |
| ·联锁仿真器物理体系架构建模 | 第47-49页 |
| ·组件设计 | 第47-48页 |
| ·部署设计 | 第48-49页 |
| ·本章小结 | 第49-50页 |
| 5 联锁仿真器的实现 | 第50-57页 |
| ·系统界面显示 | 第50-51页 |
| ·联锁仿真器功能实现 | 第51-55页 |
| ·站场选择 | 第51-52页 |
| ·进路办理 | 第52-53页 |
| ·进路解锁 | 第53-55页 |
| ·联调及仿真结果分析 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 6 结论与展望 | 第57-58页 |
| 参考文献 | 第58-59页 |
| 图索引 | 第59-61页 |
| 作者简历 | 第61-63页 |
| 学位论文数据集 | 第63页 |