| 图表索引 | 第4-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-9页 |
| 主要英文缩略词表 | 第10-12页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 数字通信系统结构与信道编码技术 | 第12-14页 |
| 1.2 LDPC码及其译码器研究现状 | 第14-16页 |
| 1.2.1 LDPC-BC码及其译码器研究现状 | 第14-15页 |
| 1.2.2 LDPC-CC码及其译码器研究现状 | 第15-16页 |
| 1.3 论文主要研究内容与安排 | 第16-18页 |
| 第二章 LDPC码基础 | 第18-27页 |
| 2.1 LDPC-BC码基础 | 第18-22页 |
| 2.1.1 LDPC-BC码的定义 | 第18-20页 |
| 2.1.2 LDPC-BC码的分类 | 第20-22页 |
| 2.1.3 LDPC-BC码的构造 | 第22页 |
| 2.2 LDPC-CC码 | 第22-25页 |
| 2.2.1 LDPC-CC码的定义 | 第22-24页 |
| 2.2.2 LDPC-CC码的编码与构造 | 第24-25页 |
| 2.3 LDPC-BC码与LDPC-CC码的比较 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 LDPC译码算法 | 第27-39页 |
| 3.1 硬判决算法与软判决算法 | 第27-28页 |
| 3.2 LDPC-BC译码算法 | 第28-33页 |
| 3.2.1 TPMP算法 | 第28-30页 |
| 3.2.2 TDMP算法 | 第30-31页 |
| 3.2.3 TPMP与TDMP算法的比较 | 第31-33页 |
| 3.3 LDPC-CC译码算法 | 第33-37页 |
| 3.3.1 BP算法 | 第33-35页 |
| 3.3.2 OVA算法 | 第35-37页 |
| 3.3.3 BP算法与OVA算法的比较 | 第37页 |
| 3.4 本章小结 | 第37-39页 |
| 第四章 可重构LDPC-BC译码器的设计与实现 | 第39-58页 |
| 4.1 DTMB和CMMB标准及其LDPC-BC码 | 第39-42页 |
| 4.1.1 DTMB标准及其LDPC-BC码 | 第39-40页 |
| 4.1.2 CMMB标准及其LDPC-BC码 | 第40-41页 |
| 4.1.3 DTMB和CMMB中LDPC-BC码主要参数总结 | 第41-42页 |
| 4.2 本文采用的LDPC-BC译码算法 | 第42-47页 |
| 4.2.1 经典TDMP算法的数据冲突问题 | 第42-43页 |
| 4.2.2 本文对TDMP算法的调整 | 第43-45页 |
| 4.2.3 算法仿真及其量化 | 第45-47页 |
| 4.3 可重构LDPC-BC译码器的硬件结构 | 第47-54页 |
| 4.3.1 外信息存储策略 | 第47-48页 |
| 4.3.2 译码器的硬件结构 | 第48-52页 |
| 4.3.3 译码器的主时序 | 第52-54页 |
| 4.4 可重构LDPC-BC译码器的FPGA与ASIC验证 | 第54-57页 |
| 4.4.1 可重构LDPC-BC译码器的FPGA验证 | 第54-55页 |
| 4.4.2 可重构LDPC-BC译码器的ASIC验证 | 第55-57页 |
| 4.5 本章小结 | 第57-58页 |
| 第五章 多码率LDPC-CC译码器的设计与实现 | 第58-69页 |
| 5.1 IEEE 1901系统及其LDPC-CC码简介 | 第58-59页 |
| 5.2 本文采用的LDPC-CC译码算法 | 第59-63页 |
| 5.2.1 本文引入的分层译码算法 | 第59-62页 |
| 5.2.2 算法仿真及其量化 | 第62-63页 |
| 5.3 多码率LDPC-CC译码器硬件结构 | 第63-65页 |
| 5.4 多码率LDPC-CC译码器的FPGA与ASIC验证 | 第65-68页 |
| 5.4.1 多码率LDPC-CC译码器的FPGA验证 | 第65-66页 |
| 5.4.2 多码率LDPC-CC译码器的芯片验证 | 第66-68页 |
| 5.5 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 工作总结 | 第69-70页 |
| 6.2 工作展望 | 第70-71页 |
| 参考文献 | 第71-76页 |
| 硕士学习期间发表论文和申请专利 | 第76-77页 |
| 致谢 | 第77-78页 |
