| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 导论 | 第6-23页 |
| 1.1 嵌入式存储器发展现状 | 第6-8页 |
| 1.1.1 处理器高性能需求和嵌入式存储器自身优势促成嵌入式存储器高速发展 | 第6-8页 |
| 1.1.2 嵌入式存储器分类 | 第8页 |
| 1.2 嵌入式动态随机存储器 | 第8-16页 |
| 1.2.1 传统嵌入式动态随机存储器1T1C | 第10-12页 |
| 1.2.2 单管无电容型浮体嵌入式动态随机存储器FBC | 第12-14页 |
| 1.2.3 双管增益单元嵌入式动态随机存储器2T GC | 第14-16页 |
| 1.3 2T GC具体实现遇到的难点和2T GC的关键参数描述 | 第16-21页 |
| 1.3.1 2T GC版图设计实现面临的问题 | 第16-17页 |
| 1.3.2 2T GC关键参数之一——单元保持漏电流 | 第17-21页 |
| 1.3.3 2T GC关键参数之二——单元数据保持时间 | 第21页 |
| 1.4 论文的主要工作和技术要点 | 第21-22页 |
| 1.5 论文的组织结构 | 第22-23页 |
| 第2章 2T GC芯片版图设计方法与实现 | 第23-68页 |
| 2.1 基于面积和存储性能的2T GC单元版图设计优化 | 第23-42页 |
| 2.1.1 基于面积因素的单元版图设计与优化 | 第23-33页 |
| 2.1.2 基于存储性能的单元版图设计与优化 | 第33-41页 |
| 2.1.3 对本文设计的2T GC单元版图进行芯片验证 | 第41-42页 |
| 2.2 2T GC存储阵列版图设计实现 | 第42-49页 |
| 2.2.1 存储阵列层次划分 | 第42-46页 |
| 2.2.2 128行64列阵列版图设计 | 第46-49页 |
| 2.3 2T GC存储器需要进行节距匹配的外围电路版图设计 | 第49-59页 |
| 2.3.1 外围电路与阵列的节距匹配设计 | 第49-55页 |
| 2.3.2 传负压电路的版图设计——三阱工艺 | 第55-59页 |
| 2.4 2T GC存储器全芯片版图设计与拼接关键问题 | 第59-66页 |
| 2.4.1 128×256模块版图布局 | 第59-60页 |
| 2.4.2 128×256模块电源供给版图设计 | 第60-61页 |
| 2.4.3 512×256模块版图布局设计 | 第61-63页 |
| 2.4.4 芯片中过长信号线的驱动问题 | 第63-64页 |
| 2.4.5 天线效应 | 第64-65页 |
| 2.4.6 芯片版图设计的最后一步I/O PAD版图设计 | 第65-66页 |
| 2.5 本文设计的2T GC存储器芯片验证 | 第66-68页 |
| 第3章 2T GC保持漏电流的表征与优化 | 第68-83页 |
| 3.1 研究2T GC单元保持漏电的重要性 | 第68页 |
| 3.2 2T GC单元保持漏电来源分析研究 | 第68-69页 |
| 3.3 提出一种存储单元漏电流的测试方案 | 第69-72页 |
| 3.3.1 现有方案 | 第69-71页 |
| 3.3.2 本文提出的方案 | 第71-72页 |
| 3.4 存储单元漏电流测试 | 第72-75页 |
| 3.5 存储单元漏电流优化方案 | 第75-76页 |
| 3.6 本文提出的测试方案还可应用在SRAM单元漏电的测试 | 第76-83页 |
| 3.6.1 SRAM存储单元漏电流分析 | 第76-78页 |
| 3.6.2 SRAM单元漏电流测量 | 第78-80页 |
| 3.6.3 测试结果分析 | 第80-83页 |
| 第4章 2T GC单元数据保持时间波动性表征 | 第83-95页 |
| 4.1 影响2T GC保持时间的主要因素分析 | 第83-89页 |
| 4.2 监测2T GC保持时间波动性电路方案 | 第89-93页 |
| 4.2.1 监测电路方案原理 | 第89-90页 |
| 4.2.2 监测电路仿真 | 第90-93页 |
| 4.3 2T GC保持时间波动性测试结果 | 第93-95页 |
| 第5章 总结与展望 | 第95-98页 |
| 5.1 对本论文的总结 | 第95-96页 |
| 5.2 对本论文的展望 | 第96-98页 |
| 参考文献 | 第98-100页 |
| 致谢 | 第100-101页 |
