| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 研究背景及意义 | 第10页 |
| 1.2 课题研究现状 | 第10-11页 |
| 1.3 课题面临的问题 | 第11-12页 |
| 1.4 论文研究内容与结构安排 | 第12-14页 |
| 第2章 Nand Flash简介和极化码简介 | 第14-32页 |
| 2.1 Nand Flash简介 | 第14-16页 |
| 2.1.1 Nand Flash的基本结构 | 第14-15页 |
| 2.1.2 MLC Nand Flash的差错控制技术 | 第15-16页 |
| 2.2 极化码简介 | 第16-19页 |
| 2.2.1 信道极化 | 第16-19页 |
| 2.3 信息位选取 | 第19-23页 |
| 2.3.1 Bhattacharyya参数 | 第19页 |
| 2.3.2 密度演化 | 第19-20页 |
| 2.3.3 高斯近似 | 第20-21页 |
| 2.3.4 数值仿真 | 第21-22页 |
| 2.3.5 仿真等效法 | 第22页 |
| 2.3.6 仿真分析 | 第22-23页 |
| 2.4 极化码编译码 | 第23-31页 |
| 2.4.1 极化码编码 | 第24页 |
| 2.4.2 极化码译码 | 第24-31页 |
| 2.5 本章总结 | 第31-32页 |
| 第3章 用于MLC Nand Flash差错控制的缩短极化码码字构造 | 第32-42页 |
| 3.1 引言 | 第32页 |
| 3.2 缩短极化码 | 第32-34页 |
| 3.3 基本缩短极化码 | 第34-35页 |
| 3.4 优化缩短极化码 | 第35-36页 |
| 3.5 用于MLC Nand Flash的缩短极化码构造 | 第36-41页 |
| 3.5.1 用于MLC Nand Flash的缩短极化码的构造设计 | 第36-38页 |
| 3.5.2 用于MLC Nand Flash的缩短极化码的性能仿真 | 第38-41页 |
| 3.6 本章总结 | 第41-42页 |
| 第4章 极化码低时延译码算法研究 | 第42-52页 |
| 4.1 引言 | 第42页 |
| 4.2 并行译码低时延算法 | 第42-46页 |
| 4.2.1 两比特同时译码SCL译码算法 | 第42-45页 |
| 4.2.2 多比特同时译码SCL译码算法 | 第45-46页 |
| 4.3 信道合并低时延译码算法 | 第46-48页 |
| 4.4 系统仿真与分析 | 第48-51页 |
| 4.5 本章总结 | 第51-52页 |
| 第5章 基于极化码不等错误保护的MLC Nand Flash差错控制 | 第52-60页 |
| 5.1 引言 | 第52页 |
| 5.2 MLC Nand Flash不对称错误分布 | 第52-53页 |
| 5.3 极化码自带不等错误保护 | 第53-57页 |
| 5.4 系统仿真 | 第57-59页 |
| 5.5 本章总结 | 第59-60页 |
| 第6章 总结与展望 | 第60-62页 |
| 6.1 本文工作总结 | 第60-61页 |
| 6.2 本文不足之处和展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 附录 | 第68页 |
