| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第10-13页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 GPU的国内外研究及应用现状 | 第13-17页 |
| 1.1.1 国外研究现状 | 第13-15页 |
| 1.1.2 国内外应用现状 | 第15-17页 |
| 1.1.3 国内研究现状 | 第17页 |
| 1.2 本文内容安排 | 第17-19页 |
| 第二章 系统结构设计与自动化仿真平台 | 第19-31页 |
| 2.1 GPU存储系统模型整体结构 | 第19-21页 |
| 2.2 接口时序定义 | 第21-25页 |
| 2.2.1 FIFO型单向传输接口时序 | 第21-22页 |
| 2.2.2 流水读写接口时序 | 第22-24页 |
| 2.2.3 仲裁接口时序 | 第24页 |
| 2.2.4 DDR控制器模型接口时序 | 第24-25页 |
| 2.3 自动化仿真平台 | 第25-31页 |
| 2.3.1 验证环境 | 第25-26页 |
| 2.3.2 批量并行仿真环境 | 第26-28页 |
| 2.3.3 自动化工具软件 | 第28-31页 |
| 第三章 初级存储系统模型与仿真验证 | 第31-47页 |
| 3.1 总体思路 | 第31-32页 |
| 3.2 仲裁模型 | 第32-33页 |
| 3.2.1 授权响应 | 第32-33页 |
| 3.2.2 授权收回 | 第33页 |
| 3.2.3 数据分发 | 第33页 |
| 3.3 位宽与仲裁相同的流水读写接口模型 | 第33-34页 |
| 3.4 非流水读写及其它位宽接口模型 | 第34-36页 |
| 3.4.1 单拍读写接口 | 第34页 |
| 3.4.2 位宽为 2~n的数据拼接转换单元 | 第34-35页 |
| 3.4.3 位宽为 2~n的数据拆分转换单元 | 第35-36页 |
| 3.4.4 位宽不为 2~n的接口与数据拼接、拆分 | 第36页 |
| 3.5 位宽为32的矩形读写接口模型 | 第36-37页 |
| 3.6 FIFO模型 | 第37-40页 |
| 3.7 DDR控制器模型 | 第40-43页 |
| 3.7.1 写操作 | 第40-41页 |
| 3.7.2 读操作 | 第41-42页 |
| 3.7.3 数据初始值 | 第42页 |
| 3.7.4 数据存储及仿真内存占用优化 | 第42-43页 |
| 3.8 DDR控制器时序转换单元 | 第43-44页 |
| 3.9 整体连接与仿真 | 第44-47页 |
| 第四章 高精度DDR控制器模型及系统性能优化 | 第47-65页 |
| 4.1 高精度DDR控制器模型 | 第47-54页 |
| 4.1.1 读写操作 | 第48-50页 |
| 4.1.2 刷新操作 | 第50页 |
| 4.1.3 误差测量 | 第50-54页 |
| 4.2 绘图运算模块读操作接口优化——添加Cache | 第54-57页 |
| 4.2.1 普通随机只读Cache（程序读接口） | 第54页 |
| 4.2.2 横向线性随机读写操作Cache（像素读写接口） | 第54-55页 |
| 4.2.3 矩形随机读操作Cache（纹理读接口） | 第55-57页 |
| 4.3 DDR效率优化——读写乱序合并 | 第57-65页 |
| 4.3.1 写操作顺序调整方案 | 第58-59页 |
| 4.3.2 读操作地址顺序调整方案 | 第59-60页 |
| 4.3.3 读操作数据顺序调整方案 | 第60-61页 |
| 4.3.4 读写交错顺序调整方案 | 第61-63页 |
| 4.3.5 调整方案小结 | 第63-65页 |
| 第五章 总结 | 第65-69页 |
| 5.1 本文所做工作内容 | 第65页 |
| 5.2 本文所做工作对实际RTL开发的作用 | 第65-69页 |
| 参考文献 | 第69-73页 |
| 致谢 | 第73-75页 |
| 作者简介 | 第75-76页 |
