摘要 | 第4-5页 |
ABSTRACT | 第5-6页 |
第一章 绪论 | 第10-16页 |
1.1 课题来源及研究意义 | 第10-11页 |
1.2 多通道视频技术的国内外研究现状 | 第11-14页 |
1.2.1 数字视频影像技术概述 | 第11-12页 |
1.2.2 多通道视频传输技术 | 第12-13页 |
1.2.3 视频影像显示标准 | 第13-14页 |
1.2.4 CMOS 成像器在视频采集中的应用 | 第14页 |
1.3 论文主要研究内容 | 第14-16页 |
第二章 一拖 N 个 CMOS 成像器同步影像传感系统的体系结构 | 第16-26页 |
2.1 系统体系结构 | 第16-20页 |
2.1.1 视频流传输带宽与硬件资源分析 | 第17-18页 |
2.1.2 基于乒乓操作技术的视频流传输技术 | 第18-20页 |
2.2 双 CMOS 成像器同步影像传感系统的实现方案 | 第20-25页 |
2.2.1 核心控制器的选择 | 第20-21页 |
2.2.2 VGA 显示技术 | 第21-23页 |
2.2.3 双 CMOS 成像器同步影像传感系统的实现方法 | 第23-24页 |
2.2.4 时钟域设计 | 第24-25页 |
2.3 本章小结 | 第25-26页 |
第三章 系统硬件体系结构 | 第26-33页 |
3.1 CMOS 成像器驱动电路 | 第26-29页 |
3.1.1 OV7725 图像传感器 | 第26页 |
3.1.2 OV7725 控制电路 | 第26-28页 |
3.1.3 OV7725 帧同步功能的实现 | 第28-29页 |
3.2 CPLD 系统与接口 | 第29-32页 |
3.2.1 系统电源设计 | 第29-30页 |
3.2.2 VGA 接口电路 | 第30-31页 |
3.2.3 SRAM 接口电路 | 第31-32页 |
3.3 本章小节 | 第32-33页 |
第四章 CPLD 数字逻辑系统架构 | 第33-54页 |
4.1 CPLD 系统开发 | 第33-35页 |
4.1.1 CPLD 设计流程 | 第33-34页 |
4.1.2 Verilog HDL 简介 | 第34页 |
4.1.3 Quartus II 开发环境 | 第34-35页 |
4.2 自顶向下的模块化系统设计 | 第35-36页 |
4.3 CMOS 初始化模块 | 第36-38页 |
4.3.1 SCCB 总线 | 第36-37页 |
4.3.2 OV7725 的初始化 | 第37-38页 |
4.4 SRAM 控制器模块 | 第38-43页 |
4.4.1 SRAM 图像存储同步时序电路 | 第38-41页 |
4.4.2 SRAM 图像输出同步时序电路 | 第41-43页 |
4.5 VGA 控制器模块 | 第43-45页 |
4.5.1 VGA 工业标准 | 第43-44页 |
4.5.2 VGA 控制器与接口 | 第44-45页 |
4.6 系统状态机控制模块 | 第45-49页 |
4.6.1 通道控制器 | 第45-46页 |
4.6.2 状态机控制器 | 第46-49页 |
4.7 CPLD 时序约束 | 第49-51页 |
4.7.1 时序约束的概念 | 第49-50页 |
4.7.2 Quartus II 实现时序约束 | 第50-51页 |
4.8 CPLD 设计技巧 | 第51-53页 |
4.8.1 硬件原则 | 第51-52页 |
4.8.2 面积与速度原则 | 第52-53页 |
4.8.3 同步原则 | 第53页 |
4.9 本章小结 | 第53-54页 |
第五章 系统仿真与实验 | 第54-61页 |
5.1 系统仿真与 Testbench 概述 | 第54-55页 |
5.1.1 Modelsim 仿真工具 | 第54页 |
5.1.2 Testbench 设计 | 第54-55页 |
5.2 系统各模块仿真 | 第55-57页 |
5.2.1 CMOS 控制总线 SCCB 时序仿真 | 第55-56页 |
5.2.2 SRAM 操作时序仿真 | 第56-57页 |
5.2.3 VGA 时序仿真 | 第57页 |
5.3 实验与结果分析 | 第57-60页 |
5.3.1 CMOS 成像器时序同步的实验验证 | 第59-60页 |
5.3.2 系统功耗与 VGA 显示帧实验 | 第60页 |
5.4 本章小结 | 第60-61页 |
第六章 总结与展望 | 第61-63页 |
6.1 全文总结 | 第61-62页 |
6.2 研究展望 | 第62-63页 |
参考文献 | 第63-67页 |
发表论文和参加科研情况说明 | 第67-68页 |
致谢 | 第68页 |