2.5GSPS高分辨率数据采集系统时钟电路设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究工作的背景与意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 本文的主要创新与贡献 | 第13-14页 |
| 1.4 本论文的结构安排 | 第14-15页 |
| 第二章 采集系统总体方案分析 | 第15-28页 |
| 2.1 高分辨率采集技术 | 第15-18页 |
| 2.1.1 高分辨率采集实现方案 | 第15-17页 |
| 2.1.2 采样数据传输方式分析 | 第17-18页 |
| 2.2 系统时钟方案分析与设计 | 第18-22页 |
| 2.3 核心器件分析与应用 | 第22-26页 |
| 2.3.1 模数转换器芯片 | 第22-24页 |
| 2.3.2 集成锁相环时钟芯片 | 第24-25页 |
| 2.3.3 FPGA资源需求分析 | 第25-26页 |
| 2.4 JESD204B高分辨率采集模块设计 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 时钟抖动分析 | 第28-38页 |
| 3.1 时钟抖动的定义 | 第28-31页 |
| 3.1.1 抖动的分类 | 第29-30页 |
| 3.1.2 采集系统中的时钟抖动 | 第30-31页 |
| 3.2 时钟抖动与相位噪声 | 第31-34页 |
| 3.3 时钟抖动对A/D转换器的影响 | 第34-37页 |
| 3.4 本章小结 | 第37-38页 |
| 第四章 低抖动时钟电路研究 | 第38-52页 |
| 4.1 电荷泵锁相环的基本原理 | 第38-42页 |
| 4.1.1 锁相环各模块的线性模型 | 第40-41页 |
| 4.1.2 电荷泵锁相环的线性模型 | 第41-42页 |
| 4.2 电荷泵锁相环的相位噪声分析 | 第42-45页 |
| 4.3 低抖动时钟电路设计 | 第45-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第五章 基于JESD204B协议的采集模块设计 | 第52-73页 |
| 5.1 JESD204B接口模块设计 | 第52-59页 |
| 5.1.1 GTX收发器 | 第52-56页 |
| 5.1.2 JESD204B数据通路 | 第56-58页 |
| 5.1.3 链路控制 | 第58页 |
| 5.1.4 复位操作 | 第58-59页 |
| 5.2 数据链路的建立与同步 | 第59-65页 |
| 5.2.1 链路参数设置 | 第59-61页 |
| 5.2.2 代码组同步 | 第61-62页 |
| 5.2.3 初始化帧同步 | 第62-63页 |
| 5.2.4 初始化通道同步 | 第63-65页 |
| 5.3 数据接收模块设计 | 第65-67页 |
| 5.3.1 数据解映射 | 第65-66页 |
| 5.3.2 抽点模块 | 第66-67页 |
| 5.4 波形数据流存储设计 | 第67-69页 |
| 5.5 AXI4-LITE控制接口设计 | 第69-72页 |
| 5.6 本章小结 | 第72-73页 |
| 第六章 系统调试与测试 | 第73-79页 |
| 6.1 硬件功能调试 | 第73-76页 |
| 6.1.1 PCB设计注意事项 | 第73页 |
| 6.1.2 FPGA基本功能验证 | 第73-74页 |
| 6.1.3 时钟电路调试 | 第74页 |
| 6.1.4 ADC调试 | 第74页 |
| 6.1.5 解映射逻辑验证 | 第74-76页 |
| 6.2 指标测试 | 第76-79页 |
| 6.2.1 时钟质量测试 | 第76页 |
| 6.2.2 ADC采样率测试 | 第76-77页 |
| 6.2.3 系统有效位数和信噪比测试 | 第77-79页 |
| 第七章 结论与展望 | 第79-81页 |
| 7.1 课题结论 | 第79页 |
| 7.2 展望 | 第79-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 附录 | 第84-85页 |
| 攻硕期间取得的研究成果 | 第85-86页 |
