SoC FPGA打包算法的研究与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 引言 | 第6-11页 |
| 1.1 FPGA概述 | 第6-7页 |
| 1.2 FPGA设计流程 | 第7-8页 |
| 1.3 研究动机及目标 | 第8-9页 |
| 1.4 本文主要工作 | 第9-10页 |
| 1.5 论文组织 | 第10-11页 |
| 第二章 研究背景 | 第11-20页 |
| 2.1 FPGA硬件结构 | 第11-13页 |
| 2.2 打包模块 | 第13-19页 |
| 2.2.1 VPack算法与T-VPack算法 | 第13-15页 |
| 2.2.2 CSP图匹配算法 | 第15-19页 |
| 2.3 本章小结 | 第19-20页 |
| 第三章 非时序驱动的打包模块实现 | 第20-42页 |
| 3.1 SoC FPGA的硬件资源 | 第20-22页 |
| 3.2 打包软件架构 | 第22-24页 |
| 3.3 图匹配配置库的构建 | 第24-25页 |
| 3.4 网表规整性优化 | 第25-32页 |
| 3.5 异构单元、高级逻辑资源的打包 | 第32-37页 |
| 3.5.1 异构单元的打包 | 第32-34页 |
| 3.5.2 高级逻辑资源打包 | 第34-37页 |
| 3.6 寄存器压缩 | 第37-39页 |
| 3.7 VPack打包实现 | 第39-41页 |
| 3.8 本章小结 | 第41-42页 |
| 第四章 时序驱动的打包模块实现 | 第42-50页 |
| 4.1 时序分析器 | 第42-47页 |
| 4.1.1 时序分析模型 | 第42-43页 |
| 4.1.2 时序图 | 第43-46页 |
| 4.1.3 时序计算 | 第46-47页 |
| 4.2 基于时序分析的打包模块 | 第47-49页 |
| 4.3 本章小结 | 第49-50页 |
| 第五章 验证与测试分析 | 第50-57页 |
| 5.1 打包后网表仿真与验证 | 第50-52页 |
| 5.1.1 网表生成模块 | 第50-51页 |
| 5.1.2 电路仿真结果 | 第51-52页 |
| 5.2 打包模块软件流程测试结果 | 第52-55页 |
| 5.3 时序驱动打包模块测试结果 | 第55页 |
| 5.4 本章小结 | 第55-57页 |
| 第六章 总结与展望 | 第57-59页 |
| 6.1 工作总结 | 第57-58页 |
| 6.2 创新点总结 | 第58页 |
| 6.3 展望 | 第58-59页 |
| 参考文献 | 第59-62页 |
| 致谢 | 第62-63页 |
