一款DSP中CAN总线控制器的研究与设计
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题研究背景与意义 | 第9页 |
| 1.2 发展与现状 | 第9-10页 |
| 1.3 课题介绍 | 第10-11页 |
| 1.4 研究内容 | 第11-12页 |
| 1.5 论文结构 | 第12-13页 |
| 第2章 CAN总线协议研究 | 第13-22页 |
| 2.1 CAN总线的基本概念 | 第13页 |
| 2.2 CAN的分层结构 | 第13-14页 |
| 2.3 CAN总线的帧格式与类型 | 第14-18页 |
| 2.3.1 数据帧 | 第15-16页 |
| 2.3.2 远程帧 | 第16-17页 |
| 2.3.3 错误帧 | 第17页 |
| 2.3.4 过载帧 | 第17页 |
| 2.3.5 帧间空间 | 第17-18页 |
| 2.3.6 位仲裁 | 第18页 |
| 2.4 CAN总线位定时和同步机制 | 第18-19页 |
| 2.4.1 位定时 | 第18-19页 |
| 2.4.2 同步机制 | 第19页 |
| 2.5 CAN总线错误处理 | 第19-21页 |
| 2.5.1 错误类型 | 第19-20页 |
| 2.5.2 错误处理 | 第20-21页 |
| 2.6 本章小结 | 第21-22页 |
| 第3章 DSP中CAN总线控制器的设计与仿真 | 第22-45页 |
| 3.1 CAN控制器的整体设计 | 第22-24页 |
| 3.1.1 DSP内嵌CAN控制器的结构 | 第22-23页 |
| 3.1.2 DSP内嵌CAN控制器的结构 | 第23-24页 |
| 3.2 CAN控制器的整体设计 | 第24-27页 |
| 3.2.1 CAN寄存器功能定义 | 第24-26页 |
| 3.2.2 寄存器读写设计与仿真 | 第26-27页 |
| 3.3 CAN控制器的邮箱接口电路设计 | 第27-29页 |
| 3.3.1 邮箱RAM接口电路 | 第27-28页 |
| 3.3.2 邮箱RAM接口电路 | 第28-29页 |
| 3.4 位时序逻辑模块设计 | 第29-34页 |
| 3.4.1 位配置寄存器(BCRn) | 第29-30页 |
| 3.4.2 位定时状态机设计与仿真 | 第30-31页 |
| 3.4.3 发送点和采样点 | 第31页 |
| 3.4.4 同步机制设计 | 第31-34页 |
| 3.5 位比特流处理器模块设计 | 第34-43页 |
| 3.5.1 主控制状态机 | 第34-36页 |
| 3.5.2 数据接收状态机 | 第36-38页 |
| 3.5.3 数据发送 | 第38-39页 |
| 3.5.4 位填充模块 | 第39-40页 |
| 3.5.5 循环冗余校验模块 | 第40-41页 |
| 3.5.6 错误管理模块 | 第41-43页 |
| 3.6 接收滤波模块设计 | 第43页 |
| 3.7 CAN外设中断设计 | 第43-44页 |
| 3.8 本章小结 | 第44-45页 |
| 第4章 DSP中CAN控制器的系统级验证 | 第45-51页 |
| 4.1 DSP系统验证平台搭建 | 第45-48页 |
| 4.1.1 DSP引脚配置 | 第45-46页 |
| 4.1.2 DSP模拟电路和存储器建模 | 第46-47页 |
| 4.1.3 DSP的软件仿真环境 | 第47-48页 |
| 4.2 CAN测试程序设计 | 第48-49页 |
| 4.3 DSP中CAN控制器的系统仿真 | 第49-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第5章 DSP中CAN控制器的后端设计 | 第51-56页 |
| 5.1 CAN控制器的逻辑综合 | 第51-53页 |
| 5.1.1 逻辑综合概述 | 第51-52页 |
| 5.1.2 逻辑综合过程 | 第52-53页 |
| 5.2 CAN控制器静态时序分析 | 第53-54页 |
| 5.2.1 静态时序分析概述 | 第53-54页 |
| 5.2.2 静态时序分析 | 第54页 |
| 5.3 DSP的布局布线 | 第54-55页 |
| 5.4 本章小结 | 第55-56页 |
| 第6章 总结 | 第56-57页 |
| 参考文献 | 第57-60页 |
| 致谢 | 第60-61页 |
| 附录A DSP中CAN控制器测试程序 | 第61-65页 |
| 附录B 个人简历 | 第65-66页 |
| 附录C 攻读硕士学位期间已公开发表论文 | 第66页 |
