基于DDR3的CMOS高速图像采集系统的FPGA设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 研究目的与意义 | 第9-10页 |
| 1.2 国内外研究现状和发展趋势 | 第10-11页 |
| 1.3 论文的主要研究内容 | 第11-12页 |
| 1.4 论文的章节安排 | 第12-13页 |
| 第2章 CMOS图像采集系统相关技术介绍 | 第13-27页 |
| 2.1 CMOS图像传感器简介 | 第13-16页 |
| 2.1.1 CMOS图像传感器工作原理 | 第13-14页 |
| 2.1.2 像素阵列工作原理 | 第14-16页 |
| 2.2 DDR3 SDRAM内存介绍 | 第16-22页 |
| 2.2.1 DDR3 SDRAM的结构和时序参数 | 第16-17页 |
| 2.2.2 DDR3 SDRAM的操作指令 | 第17-19页 |
| 2.2.3 DDR3 SDRAM的工作过程 | 第19-20页 |
| 2.2.4 DDR3 SDRAM的新特性 | 第20-22页 |
| 2.3 FPGA设计简介 | 第22-24页 |
| 2.3.1 FPGA的内部结构 | 第22-23页 |
| 2.3.2 FPGA的设计方法和设计流程 | 第23-24页 |
| 2.3.3 FPGA开发的优点 | 第24页 |
| 2.4 Camera Link接口简介 | 第24-26页 |
| 2.4.1 Camera Link接口结构 | 第24-25页 |
| 2.4.2 Camera Link接口传输模式 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 第3章 图像采集系统的FPGA设计 | 第27-49页 |
| 3.1 图像采集系统的器件选择 | 第27-28页 |
| 3.1.1 图像传感器型号选择 | 第27页 |
| 3.1.2 FPGA型号选择 | 第27-28页 |
| 3.1.3 DDR3 SDRAM型号选择 | 第28页 |
| 3.2 图像采集系统FPGA设计的总体结构 | 第28-29页 |
| 3.3 串口通信模块设计 | 第29-32页 |
| 3.3.1 串口通信模块工作原理 | 第29-30页 |
| 3.3.2 串口通信模块的实现 | 第30-32页 |
| 3.4 时钟管理模块 | 第32-35页 |
| 3.4.1 时钟管理模块整体结构 | 第32-33页 |
| 3.4.2 时钟管理模块的实现 | 第33-35页 |
| 3.5 spi接口模块 | 第35-36页 |
| 3.6 行列地址生成模块 | 第36-37页 |
| 3.7 数据校正模块 | 第37-39页 |
| 3.7.1 数据校正模块工作原理 | 第37-39页 |
| 3.7.2 数据校正模块的实现 | 第39页 |
| 3.8 DDR3缓存模块 | 第39-44页 |
| 3.8.1 DDR3缓存模块设计 | 第40页 |
| 3.8.2 DDR3控制器的实现 | 第40-43页 |
| 3.8.3 DDR3缓存模块的仿真结果 | 第43-44页 |
| 3.9 图像发送模块 | 第44-48页 |
| 3.10 本章小结 | 第48-49页 |
| 第4章 图像采集系统硬件验证 | 第49-54页 |
| 4.1 图像采集系统的硬件组成 | 第49-50页 |
| 4.2 图像采集系统的硬件测试 | 第50-53页 |
| 4.3 本章小结 | 第53-54页 |
| 结论 | 第54-55页 |
| 参考文献 | 第55-59页 |
| 攻读学位期间发表的学术论文 | 第59-60页 |
| 致谢 | 第60页 |
