| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 引言 | 第10-12页 |
| 1 绪论 | 第12-22页 |
| ·功耗延时积 | 第12-18页 |
| ·电路的功耗 | 第12-16页 |
| ·电路的传播延时 | 第16-18页 |
| ·功耗延时积 | 第18页 |
| ·能耗延时积 | 第18页 |
| ·近阈值技术 | 第18-19页 |
| ·漏功耗减小技术 | 第19-20页 |
| ·标准单元设计意义 | 第20页 |
| ·本文研究内容及安排 | 第20-22页 |
| 2 标准单元包 | 第22-28页 |
| ·标准单元包的分类 | 第22-23页 |
| ·标准单元包建库模型 | 第23-24页 |
| ·标准单元包建库 | 第24-27页 |
| ·小结 | 第27-28页 |
| 3 传统CMOS门电路的近阈值优化 | 第28-43页 |
| ·各种异或/同或门电路 | 第28-38页 |
| ·传统静态互补CMOS异或/同或门 | 第29-30页 |
| ·基于差分串联电压开关逻辑(DCVSL)的异或/同或门 | 第30-31页 |
| ·基于差分传输管逻辑(CPL)的异或/同或门 | 第31-32页 |
| ·基于传输门逻辑(TG)的异或/同或门 | 第32-34页 |
| ·基于多路转接的传输管逻辑(TG-MUX)的异或/同或门 | 第34页 |
| ·基于三管逻辑的异或/同或门 | 第34-35页 |
| ·HSPICE仿真 | 第35-38页 |
| ·CPL基本门电路 | 第38-42页 |
| ·小结 | 第42-43页 |
| 4 近阈值标准单元包的电路建模和设计 | 第43-67页 |
| ·全加器 | 第43-56页 |
| ·触发器 | 第56-61页 |
| ·异或/同或门 | 第61-65页 |
| ·小结 | 第65-67页 |
| 5 近阈值标准单元包的构建和验证 | 第67-81页 |
| ·标准单元包的版图库 | 第67-71页 |
| ·标准单元包物理库 | 第71-74页 |
| ·标准单元包的单元特征化 | 第74-77页 |
| ·基于近阈值标准单元包的 8 位乘法器实现 | 第77-80页 |
| ·小结 | 第80-81页 |
| 6 总结 | 第81-82页 |
| 参考文献 | 第82-85页 |
| 附录A 8 位乘法器电路门级代码 | 第85-89页 |
| 在学研究成果 | 第89-91页 |
| 致谢 | 第91页 |