| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 引言 | 第10页 |
| 1.2 课题研究背景及意义 | 第10-11页 |
| 1.3 国内外发展现状 | 第11-14页 |
| 1.3.1 国外发展现状 | 第11-13页 |
| 1.3.2 国内发展现状 | 第13-14页 |
| 1.4 本文研究内容与章节安排 | 第14-16页 |
| 1.4.1 本文主要研究内容 | 第14-15页 |
| 1.4.2 本文章节安排 | 第15-16页 |
| 第2章 ICCD选通快门的影响因素及实现方法 | 第16-36页 |
| 2.1 ICCD工作原理概述 | 第16-17页 |
| 2.2 ICCD像增强器光阴极对选通快门的影响研究 | 第17-24页 |
| 2.2.1 光阴极工作机理分析 | 第18-19页 |
| 2.2.2 基于CST的仿真建模分析 | 第19-22页 |
| 2.2.3 实验研究 | 第22-24页 |
| 2.3 ICCD选通脉冲延时实现方式 | 第24-33页 |
| 2.3.1 模拟电路延时 | 第24页 |
| 2.3.2 模拟延时芯片 | 第24-26页 |
| 2.3.3 计数器法延时 | 第26-28页 |
| 2.3.4 存储器法延时 | 第28-29页 |
| 2.3.5 锁相环延时线法 | 第29-31页 |
| 2.3.6 基本延时单元法 | 第31-33页 |
| 2.4 选通脉冲源设计方案讨论 | 第33-34页 |
| 2.5 本章小结 | 第34-36页 |
| 第3章 基于FPGA的高精度脉冲延时发生研究 | 第36-54页 |
| 3.1 FPGA介绍 | 第36-40页 |
| 3.1.1 FPGA内部结构及工作原理 | 第36-38页 |
| 3.1.2 FPGA开发工具介绍 | 第38页 |
| 3.1.3 FPGA设计流程 | 第38-40页 |
| 3.2 芯片选型 | 第40页 |
| 3.3 粗延时单元设计 | 第40-44页 |
| 3.3.1 脉冲边沿检测 | 第41-42页 |
| 3.3.2 亚稳态处理 | 第42-43页 |
| 3.3.3 计数器延时状态机设计实现 | 第43-44页 |
| 3.4 细延时单元设计 | 第44-48页 |
| 3.4.1 Xilinx7系列FPGA的Select IO资源 | 第45页 |
| 3.4.2 IODELAY原理及其配置 | 第45-48页 |
| 3.5 通讯模块设计 | 第48-50页 |
| 3.5.1 RS232串口通信介绍 | 第48-49页 |
| 3.5.2 下位机串口通信模块设计与仿真 | 第49-50页 |
| 3.6 时钟管理 | 第50-51页 |
| 3.7 仿真实验结果 | 第51-52页 |
| 3.8 本章小结 | 第52-54页 |
| 第4章 数模结合ICCD选通脉冲源的设计与实现 | 第54-62页 |
| 4.1 系统总体架构 | 第54-55页 |
| 4.2 核心控制芯片的选取 | 第55-56页 |
| 4.3 模拟延时模块设计 | 第56-59页 |
| 4.4 脉冲源实验测试 | 第59-60页 |
| 4.5 两种设计的对比分析 | 第60-61页 |
| 4.6 本章小结 | 第61-62页 |
| 第5章 总结与展望 | 第62-64页 |
| 5.1 本文工作总结 | 第62页 |
| 5.2 下一步工作的展望 | 第62-64页 |
| 参考文献 | 第64-68页 |
| 致谢 | 第68-70页 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 | 第70页 |