容错处理器阵列的快速重构算法研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 引言 | 第9-15页 |
| 1.1 研究背景 | 第9页 |
| 1.2 国内外研究现状 | 第9-11页 |
| 1.3 存在的问题 | 第11-12页 |
| 1.4 研究内容与主要贡献 | 第12页 |
| 1.5 文章组织结构 | 第12-15页 |
| 第二章 处理器阵列的容错结构 | 第15-19页 |
| 2.1 基本定义 | 第15页 |
| 2.2 容错模型 | 第15-18页 |
| 2.3 本章小结 | 第18-19页 |
| 第三章 相关算法回顾 | 第19-31页 |
| 3.1 基于贪心算法的选路策略 | 第19-22页 |
| 3.1.1 贪心算法概述 | 第19-21页 |
| 3.1.2 GCR算法的时间复杂度 | 第21页 |
| 3.1.3 GCR算法的形式化描述 | 第21-22页 |
| 3.2 基于动态规划的算法优化问题 | 第22-27页 |
| 3.2.1 动态规划算法介绍 | 第22-25页 |
| 3.2.2 LDP算法时间复杂度和逻辑列关系 | 第25-26页 |
| 3.2.3 LDP算法的形式化描述 | 第26-27页 |
| 3.3 基于分治算法的优化问题 | 第27-29页 |
| 3.3.1 分治算法算法介绍 | 第27-29页 |
| 3.3.2 DCA算法时间复杂度 | 第29页 |
| 3.4 本章小结 | 第29-31页 |
| 第四章 最短路径段优先扩展的容错重构算法 | 第31-43页 |
| 4.1 问题描述 | 第31-32页 |
| 4.2 算法设计思想 | 第32-34页 |
| 4.3 算法过程描述 | 第34-37页 |
| 4.4 复杂度分析 | 第37-38页 |
| 4.5 实验结果及分析 | 第38-41页 |
| 4.5.1 相关符号的定义及说明 | 第38页 |
| 4.5.2 单行逻辑列性能对比 | 第38-40页 |
| 4.5.3 整个逻辑整列性能对比 | 第40-41页 |
| 4.6 本章小结 | 第41-43页 |
| 第五章 实时故障下处理器阵列的容错重构技术 | 第43-49页 |
| 5.1 问题描述 | 第43-44页 |
| 5.2 实时故障下MLA的优化处理技术 | 第44-46页 |
| 5.3 形式化描述过程 | 第46-47页 |
| 5.4 实验结果及分析 | 第47-48页 |
| 5.4.1 相关定义及说明 | 第47页 |
| 5.4.2 逻辑整列性能对比 | 第47-48页 |
| 5.5 本章小结 | 第48-49页 |
| 第六章 总结与展望 | 第49-51页 |
| 6.1 工作总结 | 第49页 |
| 6.2 未来工作展望 | 第49-51页 |
| 参考文献 | 第51-55页 |
| 发表论文和参加科研情况说明 | 第55-57页 |
| 致谢 | 第57页 |
