JTAG的设计与研究
| 中文摘要 | 第1-7页 |
| ABSTRACT | 第7-11页 |
| 1 引言 | 第11-15页 |
| ·JTAG技术的背景 | 第11-12页 |
| ·边界扫描测试的基本思想 | 第12页 |
| ·边界扫描测试的特点与优势 | 第12-14页 |
| ·边界扫描测试的特点 | 第12-13页 |
| ·边界扫描测试的优势 | 第13-14页 |
| ·JTAG的应用前景 | 第14页 |
| ·课题的研究工作与论文结构 | 第14-15页 |
| 2 边界扫描技术的理论基础 | 第15-29页 |
| ·边界扫描测试的基本原理 | 第15页 |
| ·边界扫描设计的硬件结构 | 第15-17页 |
| ·测试存取通道 TAP | 第17-20页 |
| ·测试时钟输入(TCK) | 第18页 |
| ·测试模式选择输入(TMS) | 第18页 |
| ·串行测试数据输入(TDI) | 第18-19页 |
| ·测试数据输出(TDO) | 第19页 |
| ·测试重启输入(TRST) | 第19-20页 |
| ·指令寄存器 | 第20页 |
| ·测试数据寄存器 | 第20-23页 |
| ·旁路寄存器 | 第21页 |
| ·边界扫描寄存器 | 第21-22页 |
| ·器件标志寄存器 IDR | 第22页 |
| ·专用数据寄存器 SR | 第22-23页 |
| ·TAP控制器和16位有限状态机 | 第23-27页 |
| ·JTAG的指令 | 第27-29页 |
| 3 基于 JTAG的可测性研究 | 第29-35页 |
| ·SoC的简介 | 第29-30页 |
| ·JTAG主控器的设计方案 | 第30-31页 |
| ·主控器的工作原理 | 第30页 |
| ·主控器的设计要求 | 第30-31页 |
| ·边界扫描测试测试算法 | 第31-32页 |
| ·经典JTAG测试生成算法 | 第32页 |
| ·扫描链的设计方案 | 第32-33页 |
| ·边界扫描链的功能 | 第32-33页 |
| ·多扫描链BIT方案 | 第33页 |
| ·边界扫描测试类型 | 第33-35页 |
| 4 JTAG的软核设计与仿真 | 第35-55页 |
| ·Verilog硬件描述语言 | 第35-37页 |
| ·Verilog的标准化与软核重用的 | 第35页 |
| ·设计方法 | 第35-37页 |
| ·JTAG的软核设计的 | 第37-40页 |
| ·JTAG的 RTL级设计要求 | 第37页 |
| ·JTAG软核的基本结构 | 第37-39页 |
| ·TAP软核的总体框架 | 第39-40页 |
| ·软核的仿真 | 第40-48页 |
| ·JTAG逻辑的功能测试 | 第40页 |
| ·功能测试的设计流程 | 第40-41页 |
| ·测试平台设计 | 第41-43页 |
| ·仿真结果分析 | 第43-48页 |
| ·综合分析 | 第48-49页 |
| ·功耗分析 | 第49-52页 |
| ·集成电路中功耗分析的基本概念 | 第49-50页 |
| ·降低功耗的方法和途径 | 第50页 |
| ·测试功耗分析 | 第50-52页 |
| ·低测试功耗的扫描测试 | 第52页 |
| ·测试速度的分析 | 第52-55页 |
| 5 JTAG进行测试加法器 | 第55-62页 |
| ·边界扫描测试系统总体设计结构 | 第55页 |
| ·软核测试要求 | 第55-56页 |
| ·JTAG测试结构设计 | 第56-59页 |
| ·JTAG的操作模式 | 第56-57页 |
| ·实现框架 | 第57-59页 |
| ·器件级功能测试 | 第59-60页 |
| ·测试流程 | 第59-60页 |
| ·测试结果分析 | 第60-62页 |
| 6 结论 | 第62-64页 |
| 参考文献 | 第64-66页 |
| 附录 A | 第66-67页 |
| 附录 B | 第67-69页 |
| 附录 C | 第69-73页 |
| 攻读硕士学位期间发表的学术论文 | 第73-75页 |
| 学位论文数据集 | 第75页 |
