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基于7nm工艺高性能图形芯片模块的后端设计

摘要第5-7页
ABSTRACT第7-8页
符号对照表第13-14页
缩略语对照表第14-17页
第一章 绪论第17-23页
    1.1 课题研究背景第17-20页
        1.1.1 集成电路发展及现状第17-18页
        1.1.2 集成电路后端设计面临的困难第18-20页
    1.2 课题来源及使用工具第20-21页
    1.3 论文结构第21-23页
第二章 后端设计相关方法及原理第23-45页
    2.1 后端设计流程第23-38页
        2.1.1 数据准备阶段第23-24页
        2.1.2 布图规划(floorplan)第24-26页
        2.1.3 布局规划 (place)第26-29页
        2.1.4 时钟树综合 (CTS Clock Tree Synthesis)第29-37页
        2.1.5 绕线 (route)第37-38页
    2.2 物理规则检查第38页
    2.3 形式验证和LVS(Layout vs Schematic)第38-39页
        2.3.1 形式验证第38-39页
        2.3.2 LVS第39页
    2.4 静态时序分析第39-44页
        2.4.1 延迟的计算第39-41页
        2.4.2 建立时间检查与保持时间检查第41-44页
    2.5 本章小结第44-45页
第三章 基于 7nm工艺图形芯片模块的后端设计第45-65页
    3.1 后端设计的输入文件第45-48页
        3.1.1 设计网表文件第45页
        3.1.2 设计约束文件第45-46页
        3.1.3 库文件第46-47页
        3.1.4 设计交换格式(DEF Design Exchange Format)第47-48页
    3.2 布图规划第48-53页
        3.2.1 数据流的研究第48-50页
        3.2.2 电源规划第50-51页
        3.2.3 物理单元的插入第51-53页
    3.3 布局规划第53-55页
        3.3.1 扫描链重组第53-54页
        3.3.2 布局规划对于时序和拥塞的优化第54-55页
    3.4 时钟树综合第55-57页
    3.5 可制造性设计 (DFM Design For Manufacture)第57-60页
        3.5.1 天线效应第57-59页
        3.5.2 化学机械抛光区域填充 (CMP Dummy Filling)第59页
        3.5.3 冗余通孔的填充 (Dummy Via Filling)第59-60页
    3.6 串扰 (crosstalk)第60-61页
    3.7 ECO第61-64页
        3.7.1 function ECO第62页
        3.7.2 timing ECO第62-64页
    3.8 本章小结第64-65页
第四章 后端设计的优化第65-81页
    4.1 深纳米工艺面临的挑战第65-73页
        4.1.1 双重图形工艺 (Double Pattern Technology)第65-69页
        4.1.2 POCV (Parametric On Chip Variation)第69-73页
    4.2 本次设计遇到的问题第73-79页
        4.2.1 绕线问题第73-76页
        4.2.2 时序问题第76-79页
    4.3 结果与讨论第79-80页
    4.4 本章小结第80-81页
第五章 总结与展望第81-83页
参考文献第83-87页
致谢第87-89页
作者简介第89-90页

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