| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第15-22页 |
| 1.1 研究背景 | 第15-18页 |
| 1.1.1 数字通信系统与可靠通信 | 第15-16页 |
| 1.1.2 信道编码理论的发展 | 第16-18页 |
| 1.1.3 LTE-A系统与Turbo码 | 第18页 |
| 1.2 LTE-Turbo码的国内外研究现状 | 第18-20页 |
| 1.3 论文内容组织安排 | 第20-22页 |
| 第二章 LTE-Turbo编译码算法分析与仿真 | 第22-43页 |
| 2.1 LTE-Turbo编码算法 | 第22-24页 |
| 2.2 高阶调制的软解调算法 | 第24-26页 |
| 2.3 LTE-Turbo译码算法 | 第26-41页 |
| 2.3.1 MAP译码算法 | 第26-32页 |
| 2.3.2 LOG-MAP译码算法 | 第32-35页 |
| 2.3.3 MAX-LOG-MAP译码算法 | 第35-37页 |
| 2.3.4 SOVA译码算法 | 第37-40页 |
| 2.3.5 LTE-Turbo编译码算法性能比较与复杂度分析 | 第40-41页 |
| 2.4 小结 | 第41-43页 |
| 第三章 LTE-Turbo编译码算法的并行化分析与仿真 | 第43-53页 |
| 3.1 LTE-Turbo编码算法的并行化 | 第43-44页 |
| 3.1.1 分量码RSC的查找表 | 第43页 |
| 3.1.2 尾比特的查找表 | 第43-44页 |
| 3.2 QPP交织器的设计 | 第44页 |
| 3.3 LTE-Turbo的分块并行译码 | 第44-48页 |
| 3.4 并行交织和并行解交织 | 第48-51页 |
| 3.5 定点仿真 | 第51页 |
| 3.6 小结 | 第51-53页 |
| 第四章 LTE-Turbo编译码器的架构设计与FPGA实现 | 第53-83页 |
| 4.1 FPGA设计流程、设计平台和测试方案介绍 | 第53-56页 |
| 4.1.1 FPGA设计流程 | 第53页 |
| 4.1.2 软硬件平台 | 第53-54页 |
| 4.1.3 仿真和测试方案 | 第54-56页 |
| 4.2 LTE-Turbo编码器的硬件实现架构 | 第56-64页 |
| 4.2.1 CONTROL模块 | 第58-60页 |
| 4.2.2 INT_GEN模块 | 第60-61页 |
| 4.2.3 INT_RAM模块 | 第61-62页 |
| 4.2.5 仿真与板级测试结果 | 第62-64页 |
| 4.2.6 资源消耗和性能指标 | 第64页 |
| 4.3 LTE-Turbo译码器的硬件实现架构 | 第64-82页 |
| 4.3.1 INPUT_BUF模块 | 第66-68页 |
| 4.3.2 SISO模块 | 第68-71页 |
| 4.3.3 OUTPUT_BUF模块 | 第71-73页 |
| 4.3.4 PAR_ADDR_GEN模块 | 第73-76页 |
| 4.3.5 PAR_INT模块和PAR_DEINT模块 | 第76-78页 |
| 4.3.6 TOP_CTR模块和BLK_SEG模块 | 第78-79页 |
| 4.3.7 仿真与板级测试结果 | 第79-81页 |
| 4.3.8 资源消耗和性能指标 | 第81-82页 |
| 4.4 小结 | 第82-83页 |
| 第五章 总结与展望 | 第83-85页 |
| 5.1 总结 | 第83页 |
| 5.2 展望 | 第83-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-89页 |
| 攻读硕士学位期间取得的成果 | 第89-90页 |
