| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 课题研究背景及来源 | 第8-9页 |
| 1.2 国内外CPLD器件的发展现状 | 第9-12页 |
| 1.2.1 国外CPLD器件的发展现状 | 第9-11页 |
| 1.2.2 国外CPLD器件的发展现状 | 第11-12页 |
| 1.3 本文的研究目的及意义 | 第12页 |
| 1.4 本文的主要研究内容及结构安排 | 第12-13页 |
| 第2章CCS的结构设计 | 第13-21页 |
| 2.1 CPLD整体结构分析 | 第13-16页 |
| 2.2 CCS的功能 | 第16-19页 |
| 2.3 CCS的结构设计 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第3章CCS的内部模块设计 | 第21-42页 |
| 3.1 JTAG设计 | 第21-31页 |
| 3.1.1 JTAG原理 | 第21-23页 |
| 3.1.2 JTAG指令系统 | 第23-26页 |
| 3.1.3 JTAG指令操作实现 | 第26-31页 |
| 3.2 Flash IP接口时序设计 | 第31-36页 |
| 3.2.1 Flash操作状态机实现 | 第31-32页 |
| 3.2.2 JTAG请求Flash响应相应操作接口时序 | 第32页 |
| 3.2.3 Flash地址和SRAM地址对应表 | 第32-33页 |
| 3.2.4 Flash IP读操作接口时序 | 第33-34页 |
| 3.2.5 Flash IP写操作接口时序 | 第34-35页 |
| 3.2.6 Flash IP擦除操作接口时序 | 第35-36页 |
| 3.2.7 Flash IP OTF操作接口时序 | 第36页 |
| 3.3 SRAM接口时序设计 | 第36-38页 |
| 3.3.1 SRAM读写时序 | 第36-37页 |
| 3.3.2 SRAM START_b信号时序 | 第37-38页 |
| 3.4 边界扫描控制信号时序设计 | 第38-39页 |
| 3.5 HIGHZ信号时序设计 | 第39-40页 |
| 3.6 数据存储设计 | 第40-41页 |
| 3.7 本章小结 | 第41-42页 |
| 第4章CCS的功能仿真 | 第42-54页 |
| 4.1 NC-Verilog仿真工具介绍 | 第42页 |
| 4.2 CPLD芯片仿真验证平台搭建 | 第42-43页 |
| 4.3 CCS的功能仿真结果分析 | 第43-53页 |
| 4.3.1 上电配置 | 第43页 |
| 4.3.2 Flash配置和回读 | 第43-46页 |
| 4.3.3 OTF重配置 | 第46-47页 |
| 4.3.4 SRAM配置和回读 | 第47-49页 |
| 4.3.5 USERCODE和IDCODE验证 | 第49-50页 |
| 4.3.6 HIGHZ信号状态验证 | 第50-52页 |
| 4.3.7 边界扫描测试 | 第52-53页 |
| 4.4 本章小结 | 第53-54页 |
| 第5章CCS的版图设计 | 第54-57页 |
| 5.1 版图设计介绍 | 第54-55页 |
| 5.2 CCS的版图设计和实现 | 第55页 |
| 5.3 CCS控制下的芯片测试 | 第55-56页 |
| 5.4 本章小结 | 第56-57页 |
| 结论 | 第57-58页 |
| 参考文献 | 第58-63页 |
| 致谢 | 第63页 |