| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 引言 | 第11-19页 |
| 1.1 课题意义 | 第11-12页 |
| 1.2 文章结构 | 第12页 |
| 1.3 ADC 定义 | 第12-14页 |
| 1.4 ADC 的性能指标 | 第14-19页 |
| 1.4.1 精度（分辨率） | 第14-17页 |
| 1.4.2 采样率（Sampling Rate） | 第17页 |
| 1.4.3 输入带宽（Input Bandwidth） | 第17页 |
| 1.4.4 电源抑制比（PSRR） | 第17页 |
| 1.4.5 输入电容 | 第17页 |
| 1.4.6 输入信号范围 | 第17-18页 |
| 1.4.7 功耗 | 第18页 |
| 1.4.8 本章小结 | 第18-19页 |
| 第二章 ADC 设计 | 第19-30页 |
| 2.1 闪速型（FLASH）ADC | 第19-21页 |
| 2.2 两步闪速型（TWO STEP）ADC | 第21-22页 |
| 2.3 内嵌式（SUB-RANGING）ADC | 第22页 |
| 2.4 逐次逼近型(SAR)ADC | 第22-23页 |
| 2.5 流水型(PIPELINED)ADC | 第23-24页 |
| 2.6 循环型(RE-CIRCULATING) ADC | 第24-25页 |
| 2.7 过采样型(OVER-SAMPLING )ADC | 第25-26页 |
| 2.8 串行型(SERIAL ) ADC | 第26页 |
| 2.9 本章小结 | 第26-30页 |
| 第三章 SAR ADC 分析 | 第30-58页 |
| 3.1 系统结构与工作原理 | 第30-41页 |
| 3.1.1 传统结构的电荷重分配电容阵列 | 第30-33页 |
| 3.1.2 电荷重分配电容阵列的改进 | 第33-34页 |
| 3.1.3 分数值耦合电容的改进 | 第34-35页 |
| 3.1.4 新型的多段全二进制电容阵列 | 第35-38页 |
| 3.1.5 系统采用的电荷重分配电容阵列 | 第38-41页 |
| 3.2 影响精度的因素分析 | 第41-56页 |
| 3.2.1 开关以及电荷注入 | 第41-44页 |
| 3.2.2 电容失配 | 第44-45页 |
| 3.2.3 寄生电容 | 第45-54页 |
| 3.2.4 比较器的失调 | 第54-56页 |
| 3.3 本章小结 | 第56-58页 |
| 第四章 电路设计 | 第58-91页 |
| 4.1 电容阵列 | 第58-63页 |
| 4.1.1 电容结构 | 第58-59页 |
| 4.1.2 电容大小 | 第59-61页 |
| 4.1.3 电容版图 | 第61-63页 |
| 4.2 比较器 | 第63-76页 |
| 4.2.1 第一，二级结构 | 第65-70页 |
| 4.2.2 第三级结构 | 第70-73页 |
| 4.2.3 锁存单元 | 第73-75页 |
| 4.2.4 RS 单元 | 第75-76页 |
| 4.3 模拟开关 | 第76-83页 |
| 4.3.1 电容网络中的开关 | 第76-82页 |
| 4.3.2 比较器中的开关 | 第82-83页 |
| 4.4 控制逻辑 | 第83-89页 |
| 4.4.1 接口框图 | 第83-84页 |
| 4.4.2 时序定义 | 第84-85页 |
| 4.4.3 电路实现 | 第85-89页 |
| 4.5 本章小结 | 第89-91页 |
| 5. 版图及系统仿真 | 第91-98页 |
| 5.1 版图设计 | 第91-93页 |
| 5.1.1 比较器，模拟开关和电容阵列 | 第91-93页 |
| 5.1.2 数字控制逻辑 | 第93页 |
| 5.2 系统仿真 | 第93-97页 |
| 5.2.1 静态特性仿真 | 第94-95页 |
| 5.2.2 动态特性仿真 | 第95-97页 |
| 5.3 本章小结 | 第97-98页 |
| 6. 结论与展望 | 第98-100页 |
| 6.1 主要结论 | 第98页 |
| 6.2 研究展望 | 第98-100页 |
| 参考文献 | 第100-105页 |
| 图片目录（附录1） | 第105-108页 |
| 表格目录（附录2） | 第108-109页 |
| 致谢 | 第109-110页 |
| 攻读硕士学位期间已发表或录用的论文 | 第110-112页 |
