| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 研究背景 | 第8页 |
| 1.2 研究现状 | 第8-11页 |
| 1.2.1 TDC非线性校准研究现状 | 第8-10页 |
| 1.2.2 锁定加速技术研究现状 | 第10-11页 |
| 1.2.3 counter glitch校准技术研究现状 | 第11页 |
| 1.3 论文的研究内容和贡献 | 第11-12页 |
| 1.4 论文结构 | 第12-13页 |
| 第二章 全数字锁相环中的COUNTER及TDC | 第13-25页 |
| 2.1 锁相环的概念及组成 | 第13-15页 |
| 2.1.1 鉴相器 | 第13-14页 |
| 2.1.2 环路滤波器 | 第14-15页 |
| 2.1.3 压控振荡器 | 第15页 |
| 2.2 全数字锁相环的架构 | 第15-17页 |
| 2.2.1 本论文应用的ADPLL | 第16-17页 |
| 2.3 全数字锁相环中的COUNTER | 第17-18页 |
| 2.4 全数字锁相环中的TDC | 第18-22页 |
| 2.4.1 TDC结构及原理 | 第18-19页 |
| 2.4.2 TDC模型分析 | 第19-22页 |
| 2.4.3 TDC非线性校准电路设计指标 | 第22页 |
| 2.5 参考时钟的RETIMING | 第22-24页 |
| 2.5.1 Retiming时钟CKR | 第22-24页 |
| 2.5.2 counter glitch校准电路设计指标 | 第24页 |
| 2.6 本章小结 | 第24-25页 |
| 第三章 杂散抑制电路设计 | 第25-39页 |
| 3.1 TDC非线性校准算法 | 第25-27页 |
| 3.1.1 码密度校准算法 | 第25页 |
| 3.1.2 添加dither的校准算法 | 第25-26页 |
| 3.1.3 算法对比 | 第26-27页 |
| 3.2 本论文的校准算法 | 第27-32页 |
| 3.2.1 校准算法分析 | 第27-30页 |
| 3.2.2 校准电路设计 | 第30-31页 |
| 3.2.3 校准算法仿真 | 第31-32页 |
| 3.3 可变延时单元 | 第32-37页 |
| 3.3.1 可变延时单元的分类 | 第32-35页 |
| 3.3.2 本论文设计的可变延时单元 | 第35-37页 |
| 3.3.3 可变延时单元电路仿真 | 第37页 |
| 3.4 本章小结 | 第37-39页 |
| 第四章 自动频率校准 | 第39-50页 |
| 4.1 锁定加速技术 | 第39-41页 |
| 4.1.1 动态调整环路带宽 | 第39-40页 |
| 4.1.2 缩小初始频率偏差 | 第40-41页 |
| 4.1.3 锁定加速技术对比 | 第41页 |
| 4.2 本论文的自动频率校准算法 | 第41-45页 |
| 4.3 自动频率校准电路设计 | 第45-46页 |
| 4.4 自动频率校准电路仿真 | 第46-49页 |
| 4.5 本章小结 | 第49-50页 |
| 第五章 COUNTER同步GLITCH校准电路 | 第50-62页 |
| 5.1 COUNTER GLITCH校准算法 | 第50-52页 |
| 5.1.1 小幅glitch校准 | 第50-51页 |
| 5.1.2 大幅glitch校准 | 第51-52页 |
| 5.2 本论文应用的ADPLL中COUNTER GLITCH现象 | 第52-54页 |
| 5.3 本论文的COUNTER同步电路输出GLITCH校准算法 | 第54-56页 |
| 5.3.1 大幅glitch检测及校准 | 第54-55页 |
| 5.3.2 环路锁定之后的glitch检测及校准 | 第55-56页 |
| 5.4 COUNTER同步电路输出GLITCH校准电路设计 | 第56-58页 |
| 5.4.1 大幅glitch校准电路设计 | 第56-57页 |
| 5.4.2 环路锁定之后的glitch校准电路设计 | 第57-58页 |
| 5.5 COUNTER同步电路输出GLITCH校准电路仿真 | 第58-61页 |
| 5.5.1 大幅glitch校准电路仿真 | 第58-60页 |
| 5.5.2 环路锁定后glitch校准电路仿真 | 第60-61页 |
| 5.6 本章小结 | 第61-62页 |
| 第六章 总结与展望 | 第62-64页 |
| 6.1 总结 | 第62页 |
| 6.2 展望 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 致谢 | 第67-68页 |
