| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 研究背景 | 第16-18页 |
| 1.2 国内外研究现状 | 第18-19页 |
| 1.3 论文的主要工作 | 第19-22页 |
| 第二章 JESD204标准解析 | 第22-36页 |
| 2.1 JESD204标准的分类与解析 | 第22-25页 |
| 2.1.1 JESD204 | 第22页 |
| 2.1.2 JESD204A | 第22-23页 |
| 2.1.3 JESD204B | 第23-25页 |
| 2.2 JESD204B标准的原理 | 第25-29页 |
| 2.2.1 代码组同步阶段（CGS） | 第26-28页 |
| 2.2.2 初始通道同步阶段（ILAS） | 第28页 |
| 2.2.3 数据传输阶段（DATA） | 第28-29页 |
| 2.3 JESD204B标准的应用 | 第29-34页 |
| 2.3.1 JESD204B标准在FPGA中的应用 | 第30-31页 |
| 2.3.2 JESD204B标准在DSP中的应用 | 第31-34页 |
| 2.4 本章小节 | 第34-36页 |
| 第三章 JESD204B接口设计原理 | 第36-66页 |
| 3.1 传输层 | 第36-40页 |
| 3.2 加扰层 | 第40-46页 |
| 3.3 数据链路层 | 第46-64页 |
| 3.3.1 代码组同步 | 第46-48页 |
| 3.3.2 初始通道同步 | 第48-49页 |
| 3.3.3 数据传输 | 第49-50页 |
| 3.3.4 链路参数 | 第50-52页 |
| 3.3.5 确定性延迟 | 第52-58页 |
| 3.3.6 8B/10B控制字符 | 第58-60页 |
| 3.3.7 8B/10B编码 | 第60-64页 |
| 3.4 本章小节 | 第64-66页 |
| 第四章 JESD204B接口关键技术与仿真 | 第66-76页 |
| 4.1 JESD204B发送端实现结构 | 第66-68页 |
| 4.2 JESD204B接收端实现结构 | 第68-70页 |
| 4.3 8B/10B编码/解码 | 第70-72页 |
| 4.4 各模块仿真结果 | 第72-75页 |
| 4.4.1 扰码层仿真结果 | 第72页 |
| 4.4.2 数据链路层仿真结果 | 第72-74页 |
| 4.4.3 8B/10B编码/解码仿真结果 | 第74页 |
| 4.4.4 JESD204B接口时序和验证 | 第74-75页 |
| 4.5 本章小节 | 第75-76页 |
| 第五章 总结与展望 | 第76-78页 |
| 参考文献 | 第78-82页 |
| 致谢 | 第82-84页 |
| 作者简介 | 第84-85页 |