基于SOPC的控制模块及其IP核设计技术研究
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 1 绪论 | 第11-17页 |
| 1.1 课题的背景 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 总结和意义 | 第13页 |
| 1.4 课题研究内容和文章组织结构 | 第13-17页 |
| 1.4.1 论文主要工作 | 第13-14页 |
| 1.4.2 文章组织结构 | 第14-17页 |
| 2 SOPC相关技术概述 | 第17-25页 |
| 2.1 SOPC平台 | 第17-18页 |
| 2.2 部分动态可重配置 | 第18-19页 |
| 2.3 RapidIO协议 | 第19-21页 |
| 2.4 AXI协议 | 第21-23页 |
| 2.5 本章小结 | 第23-25页 |
| 3 硬件平台设计 | 第25-29页 |
| 3.1 设计依据和主要功能指标 | 第25页 |
| 3.2 系统硬件方案设计 | 第25-28页 |
| 3.2.1 系统结构 | 第25-26页 |
| 3.2.2 硬件方案设计 | 第26-28页 |
| 3.3 本章小结 | 第28-29页 |
| 4 SOPC控制模块研究与设计 | 第29-87页 |
| 4.1 需求分析 | 第29-30页 |
| 4.1.1 外接接口 | 第29-30页 |
| 4.1.2 功能需求 | 第30页 |
| 4.2 FPGA总体设计 | 第30-39页 |
| 4.2.1 互连总线技术研究 | 第30-32页 |
| 4.2.2 双互联结构控制模块设计 | 第32-39页 |
| 4.3 DDR缓存模块设计 | 第39-58页 |
| 4.3.1 应用框架研究 | 第39-42页 |
| 4.3.2 DDR控制器设计 | 第42-49页 |
| 4.3.3 DDR控制器实现 | 第49-58页 |
| 4.4 RapidIO板间数据传输模块设计 | 第58-73页 |
| 4.4.1 拓扑结构研究 | 第58-60页 |
| 4.4.2 传输过程设计 | 第60-65页 |
| 4.4.3 传输模块实现 | 第65-73页 |
| 4.5 部分动态可重配置模块设计 | 第73-79页 |
| 4.5.1 部分动态可重配置技术研究 | 第73-75页 |
| 4.5.2 部分动态可重配置模块实现 | 第75-79页 |
| 4.6 CPU接口模块设计 | 第79-85页 |
| 4.6.1 接口模块设计及实现 | 第79-83页 |
| 4.6.2 CPU与SOPC交互功能实现 | 第83-85页 |
| 4.7 本章小结 | 第85-87页 |
| 5 系统正确性验证 | 第87-103页 |
| 5.1 DDR功能模块验证 | 第88-95页 |
| 5.1.1 DDR控制模功能测试 | 第88-92页 |
| 5.1.2 DDR效率测试 | 第92-94页 |
| 5.1.3 DDR测试总结 | 第94-95页 |
| 5.2 RapidIO互连模块验证 | 第95-101页 |
| 5.2.1 功能测试 | 第95-97页 |
| 5.2.2 速率测试 | 第97-101页 |
| 5.3 部分动态可重配置验证 | 第101-102页 |
| 5.3.1 基于JTAG配置动态可重配置 | 第101-102页 |
| 5.4 本章小结 | 第102-103页 |
| 6 总结和展望 | 第103-105页 |
| 6.1 总结 | 第103页 |
| 6.2 展望 | 第103-105页 |
| 参考文献 | 第105-109页 |
| 作者简历 | 第109页 |
