| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第11-17页 |
| 1.1 背景和意义 | 第11-12页 |
| 1.2 国内外研究现况 | 第12-15页 |
| 1.3 论文结构安排 | 第15-17页 |
| 2 高速SRIO通信设计 | 第17-29页 |
| 2.1 SRIO协议技术研究 | 第17-20页 |
| 2.2 地址映射机制 | 第20-22页 |
| 2.3 SRIO IP核设计 | 第22-27页 |
| 2.4 本章小结 | 第27-29页 |
| 3 矩阵转置设计 | 第29-51页 |
| 3.1 大规模矩阵转置的实现方法 | 第29-30页 |
| 3.2 存储介质的特性 | 第30-32页 |
| 3.2.1 高速存储器 | 第30页 |
| 3.2.2 DDR SDRAM | 第30-31页 |
| 3.2.3 QDR SRAM | 第31-32页 |
| 3.2.4 其他 | 第32页 |
| 3.3 多级缓存的矩阵分块转置 | 第32-33页 |
| 3.4 矩阵转置的实现 | 第33-48页 |
| 3.4.1 整体结构 | 第33-34页 |
| 3.4.2 命令解析单元 | 第34页 |
| 3.4.3 矩阵分割单元 | 第34-41页 |
| 3.4.4 乒乓转置单元 | 第41-47页 |
| 3.4.5 矩阵合成单元 | 第47-48页 |
| 3.5 本章小结 | 第48-51页 |
| 4 矩阵运算设计 | 第51-77页 |
| 4.1 标准化IP核接口设计 | 第51-54页 |
| 4.2 矩阵运算基本运算单元 | 第54-60页 |
| 4.2.1 复数乘法运算单元 | 第55-57页 |
| 4.2.2 向量内积单元 | 第57-58页 |
| 4.2.3 浮点运算单元的资源分析 | 第58-60页 |
| 4.3 协方差IP核 | 第60-68页 |
| 4.3.1 协方差IP核结构 | 第62-63页 |
| 4.3.2 数据缓存单元 | 第63-67页 |
| 4.3.3 运算单元 | 第67页 |
| 4.3.4 数据填充单元 | 第67-68页 |
| 4.4 广义内积IP核 | 第68-73页 |
| 4.4.1 广义内积IP核结构 | 第70-71页 |
| 4.4.2 数据缓存单元 | 第71-72页 |
| 4.4.3 运算单元 | 第72-73页 |
| 4.5 权值IP核 | 第73-75页 |
| 4.5.1 数据缓存单元 | 第73-74页 |
| 4.5.2 运算单元 | 第74-75页 |
| 4.5.3 除法单元 | 第75页 |
| 4.6 本章小结 | 第75-77页 |
| 5 矩阵运算IP核的验证 | 第77-91页 |
| 5.1 基于SystemVerilog的验证平台 | 第77-78页 |
| 5.1.1 SystemVerilog验证平台的优点 | 第77页 |
| 5.1.2 验证平台的整体结构 | 第77-78页 |
| 5.2 转置IP核的功能验证 | 第78-79页 |
| 5.3 协方差IP核的功能验证 | 第79-81页 |
| 5.4 广义内积IP核的功能验证 | 第81-83页 |
| 5.5 权值IP核的功能验证 | 第83-85页 |
| 5.6 实验平台及结果分析 | 第85-89页 |
| 5.7 本章小结 | 第89-91页 |
| 6 总结与展望 | 第91-93页 |
| 6.1 总结 | 第91-92页 |
| 6.2 展望 | 第92-93页 |
| 参考文献 | 第93-99页 |