基于PCIE物理层IP核的串行RapidIO实现
| 摘要 | 第1-10页 |
| Abstract | 第10-12页 |
| 第一章 绪论 | 第12-21页 |
| ·总线技术概述 | 第12-18页 |
| ·传统总线技术 | 第12-13页 |
| ·新型总线技术 | 第13-14页 |
| ·RapidIO 概述 | 第14-16页 |
| ·PCIE 概述 | 第16-18页 |
| ·本文课题背景 | 第18-19页 |
| ·主要工作 | 第19页 |
| ·本文的组织结构 | 第19-21页 |
| 第二章 串行 RapidIO 协议研究 | 第21-32页 |
| ·串行 RapidIO 结构 | 第21-22页 |
| ·串行包 | 第22-24页 |
| ·包格式 | 第23页 |
| ·包保护 | 第23-24页 |
| ·控制符号 | 第24-27页 |
| ·stype0 类型控制符号 | 第24-26页 |
| ·stype1 类型控制符号 | 第26-27页 |
| ·控制符号保护 | 第27页 |
| ·串行 RapidIO 工作机制 | 第27-28页 |
| ·实际工作步骤 | 第27页 |
| ·实际工作模式下的各种机制 | 第27-28页 |
| ·排序规则 | 第28-30页 |
| ·死锁避免 | 第29-30页 |
| ·错误检测与恢复 | 第30-31页 |
| ·丢包检测 | 第30页 |
| ·错误情况下的链路行为 | 第30页 |
| ·可恢复错误 | 第30-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 串行 RapidIO 实现研究 | 第32-41页 |
| ·输入模块 | 第33-35页 |
| ·物理输入模块 | 第34页 |
| ·逻辑输入模块 | 第34-35页 |
| ·输出模块 | 第35-36页 |
| ·逻辑输出模块 | 第35-36页 |
| ·物理输出模块 | 第36页 |
| ·PCIE 物理层中的模拟电路设计 | 第36-40页 |
| ·锁相环的实现 | 第37-38页 |
| ·时钟数据恢复逻辑的实现 | 第38-39页 |
| ·LVDS 的实现 | 第39-40页 |
| ·本章小结 | 第40-41页 |
| 第四章 物理层的对比分析 | 第41-56页 |
| ·RapidIO 物理层的基本结构 | 第41-43页 |
| ·接收模块 | 第41-42页 |
| ·发送模块 | 第42-43页 |
| ·时钟模块 | 第43页 |
| ·RapidIO 物理层 IP 核分析 | 第43-48页 |
| ·接收模块操作信号 | 第44-45页 |
| ·发送模块操作信号 | 第45-46页 |
| ·时钟模块操作信号 | 第46-48页 |
| ·其他信号描述 | 第48页 |
| ·PCIE 物理层 IP 核分析 | 第48-54页 |
| ·时钟模块操作信号 | 第50-52页 |
| ·发送模块操作信号 | 第52-53页 |
| ·接收模块操作信号 | 第53-54页 |
| ·其他功能信号 | 第54页 |
| ·本章小结 | 第54-56页 |
| 第五章 物理层 IP 核的集成与测试 | 第56-67页 |
| ·RapidIO 物理层 IP 核的集成 | 第56-59页 |
| ·RapidIO 物理层 IP 核的连接与配置 | 第56-58页 |
| ·物理层 IP 核上电 | 第58-59页 |
| ·PCIE 物理层 IP 核的集成 | 第59-63页 |
| ·PCIE 物理层 IP 核的连接与配置 | 第59-61页 |
| ·物理层 IP 核上电 | 第61-62页 |
| ·物理层 IP 核断电 | 第62-63页 |
| ·功能验证与结果分析 | 第63-66页 |
| ·功能验证 | 第63-65页 |
| ·结果分析 | 第65-66页 |
| ·本章小结 | 第66-67页 |
| 第六章 结束语 | 第67-69页 |
| ·工作总结 | 第67页 |
| ·未来工作 | 第67-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 作者在学期间取得的学术成果 | 第72页 |
