| 摘 要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪 论 | 第8-13页 |
| ·引言 | 第8页 |
| ·GMC-TDD-xDMA系统简介 | 第8-9页 |
| ·试验验证系统简介 | 第9-11页 |
| ·论文的主要内容及意义 | 第11-13页 |
| 第二章 数字通信系统中的定时同步技术 | 第13-27页 |
| ·概述 | 第13-14页 |
| ·信号参数估计理论 | 第14-16页 |
| ·定时同步技术 | 第16-22页 |
| ·最大似然定时估计 | 第16页 |
| ·定时同步方法 | 第16-22页 |
| ·最大似然估计器的性能特征 | 第22-23页 |
| ·定时恢复的数字实现方法 | 第23-27页 |
| 第三章 GMC-TDD-XDMA系统的定时同步过程 | 第27-35页 |
| ·空中接口的物理层介绍 | 第2027-31页 |
| ·帧和时隙结构 | 第27-29页 |
| ·物理信道结构 | 第29-31页 |
| ·定时同步过程 | 第31-35页 |
| ·同步的建立 | 第32-34页 |
| ·同步的维持 | 第34页 |
| ·小结 | 第34-35页 |
| 第四章 GMC-TDD-XDMA系统下行链路的定时同步算法 | 第35-46页 |
| ·下行链路的帧同步 | 第35-38页 |
| ·帧同步的原理 | 第35页 |
| ·帧同步器的结构 | 第35-38页 |
| ·下行链路单载波的符号定时 | 第38-41页 |
| ·整数倍插值 | 第38-39页 |
| ·单载波符号定时的原理 | 第39-40页 |
| ·FIR插值滤波器的设计 | 第40-41页 |
| ·对其它因素的考虑 | 第41-42页 |
| ·下行链路的定时同步算法 | 第42-46页 |
| ·下行链路定时同步算法的原理图 | 第43页 |
| ·下行链路定时同步算法的实现步骤 | 第43-44页 |
| ·下行链路定时同步算法的性能仿真 | 第44-46页 |
| 第五章 GMC-TDD-XDMA系统下行同步的硬件实现 | 第46-67页 |
| ·FPGA的结构和特点 | 第2446-49页 |
| ·概述 | 第46页 |
| ·Xilinx Virtex-II系列产品介绍 | 第46-49页 |
| ·FPGA的设计原则 | 第49-50页 |
| ·下行链路定时同步的FPGA实现 | 第50-63页 |
| ·定时同步与其它模块的接口关系 | 第50-52页 |
| ·定时同步的总体设计 | 第52-53页 |
| ·定时同步的分模块设计 | 第53-63页 |
| ·FPGA实现结果 | 第63页 |
| ·硬件调试 | 第63-67页 |
| ·单模块测试 | 第63-64页 |
| ·基于整个系统的板级联调 | 第64-67页 |
| 致 谢 | 第67-68页 |
| 参考文献 | 第68-69页 |
