极化码性能研究及其SCL半平行译码结构的FPGA实现
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第15-20页 |
| 1.1 数字通信系统整体框架 | 第15页 |
| 1.2 信道编码的发展历史与演变 | 第15-17页 |
| 1.2.1 分组码与卷积码 | 第16页 |
| 1.2.2 Turbo码 | 第16页 |
| 1.2.3 LDPC码 | 第16-17页 |
| 1.3 极化码的起源及研究现状 | 第17-18页 |
| 1.3.1 极化码的起源 | 第17页 |
| 1.3.2 极化码的编译码技术发展及研究现状 | 第17-18页 |
| 1.3.3 极化码的硬件实现 | 第18页 |
| 1.4 极化码在现代通信中的应用 | 第18页 |
| 1.5 本文主要研究工作和内容安排 | 第18-20页 |
| 第二章 传统可迭代译码的信道编码技术 | 第20-35页 |
| 2.1 Turbo码编码结构 | 第20-24页 |
| 2.1.1 递归系统卷积码RSC | 第21-22页 |
| 2.1.2 交织器的设计 | 第22-24页 |
| 2.2 Turbo码译码 | 第24-26页 |
| 2.2.1 Turbo码译码器结构 | 第24页 |
| 2.2.2 MAP算法 | 第24-26页 |
| 2.3 LDPC码编码 | 第26-28页 |
| 2.3.1 LU分解编码方法 | 第26-28页 |
| 2.4 LDPC码译码 | 第28-31页 |
| 2.5 Turbo码、LDPC码译码性能分析 | 第31-32页 |
| 2.5.1 不同交织器对Turbo码性能影响 | 第31页 |
| 2.5.2 不同译码迭代次数对LDPC码性能影响 | 第31-32页 |
| 2.6 Turbo码、LDPC码与极化码的比较 | 第32-34页 |
| 2.7 本章小结 | 第34-35页 |
| 第三章 极化码理论基础：信道极化 | 第35-51页 |
| 3.1 信道特性及相关参数 | 第35-37页 |
| 3.1.1 信道容量I(W) | 第35-36页 |
| 3.1.2 Bhattacharyya参数 | 第36页 |
| 3.1.3 信道截止速率 | 第36-37页 |
| 3.1.4 信道容量、巴式参数和截止速率三者联系 | 第37页 |
| 3.2 常见信道模型 | 第37-39页 |
| 3.2.1 AWGN信道 | 第37-38页 |
| 3.2.2 BEC信道 | 第38页 |
| 3.2.3 BSC信道 | 第38-39页 |
| 3.3 信道极化现象 | 第39-44页 |
| 3.3.1 相关变量的定义与说明 | 第40-41页 |
| 3.3.2 信道合并 | 第41-43页 |
| 3.3.3 信道拆分 | 第43-44页 |
| 3.4 信道极化的性质 | 第44-49页 |
| 3.4.1 信道变换 | 第44-46页 |
| 3.4.2 子信道信道容量与巴式参数 | 第46-47页 |
| 3.4.3 信道极化定理 | 第47-48页 |
| 3.4.4 信道极化速率 | 第48-49页 |
| 3.5 本章小结 | 第49-51页 |
| 第四章 极化码的编译码算法 | 第51-72页 |
| 4.1 极化码的码构造——信道挑选 | 第51-55页 |
| 4.1.1 BEC-Z(W)方法 | 第51-52页 |
| 4.1.2 BSC-Z(W)方法 | 第52-55页 |
| 4.1.3 蒙特卡洛方法 | 第55页 |
| 4.2 极化码编码 | 第55-59页 |
| 4.2.1 生成矩阵GN | 第55-58页 |
| 4.2.2 GN陪集编码 | 第58-59页 |
| 4.2.3 编码复杂度 | 第59页 |
| 4.3 极化码译码 | 第59-67页 |
| 4.3.1 SC译码算法 | 第59-64页 |
| 4.3.2 SCL译码算法 | 第64-66页 |
| 4.3.3 SC类译码算法比较 | 第66-67页 |
| 4.4 极化码编译码实例 | 第67-71页 |
| 4.4.1 编码举例 | 第67-68页 |
| 4.4.2 译码举例 | 第68-71页 |
| 4.5 本章小结 | 第71-72页 |
| 第五章 极化码的性能分析及译码仿真 | 第72-81页 |
| 5.1 极化码的译码错误概率 | 第72-73页 |
| 5.1.1 错误概率的度量 | 第72页 |
| 5.1.2 理论上的错误概率上下界 | 第72-73页 |
| 5.2 本章仿真环境说明 | 第73-78页 |
| 5.2.1 码长对性能的影响 | 第74-75页 |
| 5.2.2 码率对性能的影响 | 第75-76页 |
| 5.2.3 信道挑选方法对性能的影响 | 第76页 |
| 5.2.4 列表数目L对SCL译码算法性能的影响 | 第76-77页 |
| 5.2.5 不同极化码译码算法的比较 | 第77-78页 |
| 5.3 极化码定点化译码分析 | 第78-80页 |
| 5.4 本章小结 | 第80-81页 |
| 第六章 极化码SCL译码器的FPGA实现 | 第81-107页 |
| 6.1 经典SC类译码器结构 | 第81-84页 |
| 6.1.1 树型结构 | 第82-83页 |
| 6.1.2 线型结构 | 第83-84页 |
| 6.2 半平行硬件译码结构 | 第84-88页 |
| 6.2.1 半平行结构信道LLR存储结构 | 第86-87页 |
| 6.2.2 半平行结构内部LLR存储状态 | 第87-88页 |
| 6.3 SCL译码器整体结构设计 | 第88-106页 |
| 6.3.1 控制模块 | 第90-92页 |
| 6.3.2 LLR计算模块 | 第92-98页 |
| 6.3.3 修正模块 | 第98-99页 |
| 6.3.4 路径度量值计算模块 | 第99-101页 |
| 6.3.5 排序模块 | 第101-103页 |
| 6.3.6 部分和更新模块 | 第103-106页 |
| 6.4 本章小结 | 第106-107页 |
| 第七章 译码器仿真测试与综合结果分析 | 第107-112页 |
| 7.1 FPGA开发流程介绍 | 第107-108页 |
| 7.2 FPGA硬件测试平台 | 第108-109页 |
| 7.3 SCL半平行结构译码器综合结果 | 第109页 |
| 7.4 译码器性能分析 | 第109-111页 |
| 7.5 本章小结 | 第111-112页 |
| 第八章 总结与展望 | 第112-114页 |
| 8.1 本文工作总结 | 第112-113页 |
| 8.2 后续工作展望 | 第113-114页 |
| 参考文献 | 第114-117页 |
| 致谢 | 第117-118页 |
| 在学期间的研究成果及发表的学术论文 | 第118页 |
