忆阻器逻辑电路研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 课题背景 | 第10-11页 |
| 1.2 忆阻器逻辑电路研究进展 | 第11-13页 |
| 1.2.1 忆阻器研究现状 | 第11-12页 |
| 1.2.2 忆阻器逻辑电路研究现状 | 第12-13页 |
| 1.3 课题研究内容 | 第13页 |
| 1.4 论文结构 | 第13-15页 |
| 第二章 忆阻器及忆阻器逻辑电路基础 | 第15-28页 |
| 2.1 忆阻器概述 | 第15-19页 |
| 2.1.1 忆阻器定义 | 第15-16页 |
| 2.1.2 忆阻器物理模型 | 第16-18页 |
| 2.1.3 忆阻器电路特性 | 第18-19页 |
| 2.2 忆阻器蕴含电路 | 第19-20页 |
| 2.3 基于蕴含操作的逻辑门电路 | 第20-27页 |
| 2.3.1 与运算、或运算、非运算电路 | 第21-24页 |
| 2.3.2 基本逻辑运算电路设计方法评价 | 第24-25页 |
| 2.3.3 组合逻辑运算电路 | 第25-27页 |
| 2.4 小结 | 第27-28页 |
| 第三章 阈值型忆阻器串并联电路特性分析 | 第28-40页 |
| 3.1 阈值型忆阻器特性 | 第28-30页 |
| 3.2 基于阈值型忆阻器的串联电路分析 | 第30-35页 |
| 3.2.1 同极性忆阻器串联电路 | 第30-33页 |
| 3.2.2 反极性忆阻器串联电路 | 第33-35页 |
| 3.3 基于阈值型忆阻器的并联电路分析 | 第35-39页 |
| 3.3.1 同极性忆阻器并联电路 | 第35-36页 |
| 3.3.2 反极性忆阻器并联电路 | 第36-38页 |
| 3.3.3 忆阻器正负极交叉并联电路 | 第38-39页 |
| 3.4 小结 | 第39-40页 |
| 第四章 基于阈值型忆阻器的逻辑门电路设计 | 第40-53页 |
| 4.1 阈值型忆阻器高低阻态开关特性 | 第40-41页 |
| 4.2 阈值型忆阻器基本逻辑门电路设计 | 第41-44页 |
| 4.2.1 非(NOT)门电路设计 | 第41-42页 |
| 4.2.2 与(AND)门电路设计 | 第42-43页 |
| 4.2.3 或(OR)门电路设计 | 第43-44页 |
| 4.3 基本逻辑门电路仿真验证及电路设计方法评价 | 第44-47页 |
| 4.3.1 非门仿真曲线 | 第44-45页 |
| 4.3.2 与门仿真曲线 | 第45-46页 |
| 4.3.3 或门仿真曲线 | 第46页 |
| 4.3.4 基本逻辑门电路设计方法评价 | 第46-47页 |
| 4.4 阈值型忆阻器组合逻辑电路设计 | 第47-49页 |
| 4.4.1 与非(NAND)门逻辑电路设计 | 第47-48页 |
| 4.4.2 或非(NOR)门逻辑电路的设计 | 第48-49页 |
| 4.5 组合逻辑门电路仿真验证及电路设计方法评价 | 第49-52页 |
| 4.5.1 与非门电路仿真曲线 | 第49-50页 |
| 4.5.2 或非门电路仿真曲线 | 第50-51页 |
| 4.5.3 组合逻辑门电路设计方法评价 | 第51-52页 |
| 4.6 本章小结 | 第52-53页 |
| 第五章 数字忆阻器逻辑门电路实验验证 | 第53-58页 |
| 5.1 数字忆阻器电路介绍 | 第53页 |
| 5.2 硬件环境简介 | 第53-55页 |
| 5.2.1 数字电位器模块介绍 | 第53-54页 |
| 5.2.2 主控制器模块介绍 | 第54页 |
| 5.2.3 放大器电路介绍 | 第54-55页 |
| 5.3 数字忆阻器仿真 | 第55-56页 |
| 5.3.1 电路搭建 | 第55-56页 |
| 5.3.2 电路仿真 | 第56页 |
| 5.4 阈值型逻辑门电路验证 | 第56-57页 |
| 5.5 小结 | 第57-58页 |
| 第六章 结束语 | 第58-60页 |
| 6.1 工作总结 | 第58页 |
| 6.2 研究展望 | 第58-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-65页 |
| 附录 | 第65页 |
