基于FPGA的DDR3控制器的设计
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题背景及研究意义 | 第9页 |
| 1.2 方案选择 | 第9-10页 |
| 1.3 内存和内存控制器发展概述 | 第10-13页 |
| 1.3.1 内存发展概述 | 第10-12页 |
| 1.3.2 内存控制器的发展 | 第12-13页 |
| 1.4 本文研究内容 | 第13页 |
| 1.5 课题的组织结构 | 第13-15页 |
| 第2章 DDR3 SDRAM技术分析 | 第15-27页 |
| 2.1 DDR3 SDRAM简介 | 第15-17页 |
| 2.2 DDR3关键技术 | 第17-19页 |
| 2.3 DDR3 SDRAM工作机制 | 第19-25页 |
| 2.3.1 DDR3 SDRAM状态图 | 第19-20页 |
| 2.3.2 DDR3 SDRAM加电及初始化 | 第20页 |
| 2.3.3 模式寄存器的配置 | 第20-22页 |
| 2.3.4 DDR3 SDRAM指令 | 第22-25页 |
| 2.4 DDR3重要时序参数介绍 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 第3章 DDR3控制器的IP核设计 | 第27-49页 |
| 3.1 IP核 | 第27页 |
| 3.2 核心器件简介 | 第27-28页 |
| 3.2.1 FPGA芯片介绍 | 第27-28页 |
| 3.2.2 DDR3 SDRAM介绍 | 第28页 |
| 3.3 内存控制器简介 | 第28-29页 |
| 3.4 内存控制器整体架构设计 | 第29-31页 |
| 3.5 内存控制器的主状态机设计 | 第31-32页 |
| 3.6 内存控制器的参数设计 | 第32页 |
| 3.7 内存控制逻辑的RTL级设计 | 第32-45页 |
| 3.7.1 用户接口模块设计 | 第32-35页 |
| 3.7.2 用户接口模块重要信号介绍 | 第35-37页 |
| 3.7.3 初始化模块设计 | 第37-38页 |
| 3.7.4 Bank管理模块设计 | 第38页 |
| 3.7.5 定时器模块设计 | 第38页 |
| 3.7.6 刷新控制模块设计 | 第38-39页 |
| 3.7.7 指令仲裁模块设计 | 第39-40页 |
| 3.7.8 地址命令解码电路设计 | 第40-41页 |
| 3.7.9 ODT生成逻辑设计 | 第41页 |
| 3.7.10 写校准电路设计 | 第41-43页 |
| 3.7.11 ECC模块设计 | 第43-45页 |
| 3.8 物理接口部分设计 | 第45-47页 |
| 3.8.1 物理接口重要信号 | 第46-47页 |
| 3.9 本章小结 | 第47-49页 |
| 第4章 DDR3控制器IP核的验证 | 第49-59页 |
| 4.1 验证平台的设计 | 第49-50页 |
| 4.1.1 验证平台的组成 | 第49-50页 |
| 4.1.2 验证平台的创建 | 第50页 |
| 4.2 软件仿真的流程 | 第50-51页 |
| 4.3 RTL级仿真结果及分析 | 第51-55页 |
| 4.3.1 初始化操作仿真结果 | 第51-53页 |
| 4.3.2 用户接口读写操作仿真结果 | 第53-54页 |
| 4.3.3 物理接口读写操作仿真结果 | 第54-55页 |
| 4.4 FPGA开发流程 | 第55-57页 |
| 4.4.1 DDR3 SDRAM控制器的逻辑综合 | 第56-57页 |
| 4.5 本章小结 | 第57-59页 |
| 结论 | 第59-61页 |
| 参考文献 | 第61-65页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第65-66页 |
| 致谢 | 第66页 |
